GaN异质结场效应晶体管芯片及其制备方法.pdf

《GaN异质结场效应晶体管芯片及其制备方法.pdf》由会员分享，可在线阅读，更多相关《GaN异质结场效应晶体管芯片及其制备方法.pdf（11页完成版）》请在专利查询网上搜索。

1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 202010799672.9 (22)申请日 2020.08.11 (71)申请人 苏州伯嘉半导体科技有限公司 地址 215000 江苏省苏州市吴江区太湖新 城夏蓉街399号稻谷互联网产业园1号 楼1702-19 (72)发明人 施金汕钱虓林曦 (74)专利代理机构 北京远大卓悦知识产权代理 有限公司 11369 代理人 孔凡玲 (51)Int.Cl. H01L 29/423(2006.01) H01L 29/778(2006.01) H01L 21/28(2006.01) H0。

2、1L 21/335(2006.01) (54)发明名称 一种GaN异质结场效应晶体管芯片及其制备 方法 (57)摘要 本发明提供的一种GaN异质结场效应晶体管 芯片， 包括： 衬底； 位于衬底上的缓冲层； 位于缓 冲层上主要由第一半导体层与第二半导体层组 成的异质结构； 位于异质结构上的源极及漏极； 以及位于异质结构上源极与所述漏极之间的栅 极； 栅极位于第二半导体层上， 栅极所在区域的 第二半导体层厚度小于第二半导体层上其余任 意区域的厚度。 本发明还提供了一种该晶体管芯 片的制造方法。 其通过器件结构优化增加栅极对 沟道的控制能力， 降低漏端引入的势垒降低效 应， 从而增加器件电流增益同时。

3、提升相应器件运 行速度， 本发明效果显著且制作工艺简单。 权利要求书1页 说明书6页 附图3页 CN 112117325 A 2020.12.22 CN 112117325 A 1.一种GaN异质结场效应晶体管芯片， 包括： 衬底(1)； 位于所述衬底(1)上的缓冲层； 位于所述缓冲层上主要由第一半导体层与第二半导体层组成的异质结构； 位于所述异质结构上的源极(9)及漏极(10)； 以及 位于所述异质结构上所述源极(9)与所述漏极(10)之间的栅极(6)； 其特征在于， 所述栅极(6)位于所述第二半导体层上， 所述栅极(6)所在区域的所述第二半导体层厚 度小于所述第二半导体层上其余任意区域的厚。

4、度。 2.如权利要求1所述的晶体管芯片， 其特征在于， 还包括pGaN层(5)， 其位于所述栅极 (6)与所述第二半导体层之间。 3.如权利要求1所述的晶体管芯片， 其特征在于， 所述第一半导体层包括GaN层(3)， 所 述第二半导体层包括AlGaN层(4)。 4.如权利要求1所述的晶体管芯片， 其特征在于， 所述栅极(6)所在区域的所述第二半 导体层厚度为5nm30nm。 5.如权利要求1所述的晶体管芯片， 其特征在于， 所述源极(9)与所述漏极(10)位于所 述第二半导体层上。 6.如权利要求1所述的晶体管芯片， 其特征在于， 所述缓冲层包括AlN层(2)。 7.一种如权利要求1-6中任一。

5、项所述晶体管芯片的制造方法， 其特征在于， 包括如下步 骤： 1)在衬底(1)的晶圆上依次外延生长缓冲层及异质结构形成外延片； 2)在步骤1)所得外延片， 通过刻蚀工艺将栅极(6)所在区域的第二半导体层减薄； 3)通过涂布、 溅射、 刻蚀形成栅极(6)； 4)进行表面钝化处理； 5)通过涂布、 溅射、 刻蚀形成欧姆接触的源极(9)和漏极(10)； 6)进行快速退火RTP工艺。 8.如权利要求7所述的制造方法， 其特征在于， 步骤4)包括： 对晶圆表面进行钝化处理， 形成二氧化硅(SiO2)保护层(7)； 涂布光刻胶， 曝光欧姆金属区域后， 通过刻蚀二氧化硅保 护层(7)， 以预留欧姆接触的表面。

6、位置。 9.如权利要求7所述的制造方法， 其特征在于， 步骤3)包括： 外延片表面进行p型掺杂氮化镓的pGaN层(5)的外延生长； 对pGaN层(5)表面涂布光刻胶， 曝光pGaN栅极区域及进行刻蚀以形成p型栅极； 曝光pGaN栅极区域和溅射Ti/TiN金属层。 涂光刻胶， 曝光栅极金属区域后进行刻蚀Ti/ TiN金属层形成金属栅极(6)。 10.如权利要求8所述的制造方法， 其特征在于， 步骤5)包括： 涂布光刻胶， 曝光源极和漏极欧姆接触图形区域和显影， 溅射欧姆接触金属； 涂布光刻胶， 再次曝光欧姆金属区域和显影， 刻蚀金属形成金属源极(9)和金属漏极 (10)； 其中， 欧姆接触金属包。

7、括Ti/TiN或Ti/Al/Ni/Au。 权利要求书 1/1 页 2 CN 112117325 A 2 一种GaN异质结场效应晶体管芯片及其制备方法 技术领域 0001 本发明属于半导体领域， 具体涉及一种基于异质结的氮化傢HEMT(高电子迁移率 晶体管)器件及其制备方法。 背景技术 0002 半导体功率器件已经被广泛应用于电力传输、 工业电子设备、 家用电器、 个人消费 电子及国防装备。 氮化镓因其材料的出色性能将会逐步取代目前以硅材料器件主导的功率 器件市场。 作为第三代半导体材料的代表,氮化镓使新一代半导体功率器件对性能的进一 步乃至数量级提升成为可能。 0003 氮化镓具有3倍于硅的禁。

8、带宽度、 11倍于硅的击穿电场强度和1.5倍于硅的载流子 迁移率可获得更高的功率输出和更好的高频性能。 综合上述性能,氮化镓的材料优质系数 (FOM值)约为硅的200倍。 硅基氮化镓功率器件是目前世界功率器件领域最前沿的热点和产 业焦点， 是世界各国极力争夺的技术制高点， 同时符合我国半导体产业以2025智能制造的 重点发展战略。 0004 功率器件最大的技术挑战和难题在于如何降低电源转换过程中的能量损耗以达 到最高的转换效率。 从器件性能技术指标来讲， 一个理想的半导体功率器件， 应该具备良好 的静态和动态特性， 包括在截止状态时能承受高电压并具有很小的漏电流； 在导通状态时 能流过大电流并。

9、具有很小的导通电阻； 在开关转换时具有快速的响应等等。 0005 DIBL(Drain Induced Barrier Lowering)效应， 漏端引入的势垒降低效应， 由于 结电场穿通进入沟道区， 使势垒降低， 导致阈值电压降低， 从而导致的开启电流下降及器件 开关速度降低问题。 0006 有鉴于此， 实有必要设计一种新型GaN异质结场效应晶体管HEMT功率芯片的及其 制备方法， 降低DIBL效应， 来增加器件电流增益同时提升相应器件运行速度。 发明内容 0007 针对现有技术中存在的不足之处， 本发明的主要目的是， 提供一种GaN异质结场效 应晶体管芯片， 通过器件结构优化增加栅极对沟道。

10、的控制能力， 降低DIBL效应来增加器件 电流增益同时提升相应器件运行速度。 0008 本发明的另一个目的是， 提供的一种GaN异质结场效应晶体管芯片， 其通过成熟的 半导体工艺技术优化器件结构， 有利于GaN材料和硅工艺平台的制造兼容性， 制作工艺简 单。 0009 为了实现根据本发明的上述目的和其他优点， 提供的一种GaN异质结场效应晶体 管芯片， 包括： 0010 衬底； 0011 位于所述衬底上的缓冲层； 0012 位于所述缓冲层上主要由第一半导体层与第二半导体层组成的异质结构； 说明书 1/6 页 3 CN 112117325 A 3 0013 位于所述异质结构上的源极及漏极； 以及。

11、 0014 位于所述异质结构上所述源极与所述漏极之间的栅极； 0015 所述栅极位于所述第二半导体层上， 所述栅极所在区域的所述第二半导体层厚度 小于所述第二半导体层上其余任意区域的厚度。 0016 优选地， 还包括pGaN层， 其位于所述栅极与所述第二半导体层之间。 0017 优选地， 所述第一半导体层包括GaN层， 所述第二半导体层包括AlGaN层。 0018 优选地， 所述栅极所在区域的所述第二半导体层厚度为5nm30nm。 0019 优选地， 所述源极与所述漏极位于所述第二半导体层上。 0020 优选地， 所述缓冲层包括AlN层。 0021 另一方面， 本发明提供了一种如上所述晶体管芯。

12、片的制造方法， 包括如下步骤： 0022 1)在衬底的晶圆上依次外延生长缓冲层及异质结构形成外延片； 0023 2)在步骤1)所得外延片， 通过刻蚀工艺将栅极所在区域的第二半导体层减薄； 0024 3)通过光刻、 溅射、 刻蚀形成栅极； 0025 4)进行表面钝化处理； 0026 5)通过涂布、 溅射、 刻蚀形成欧姆接触的源极和漏极； 0027 6)进行快速退火RTP工艺。 0028 优选地， 步骤4)包括： 对晶圆表面进行钝化处理， 形成二氧化硅保护层； 涂布光刻 胶， 曝光欧姆金属区域后， 通过刻蚀二氧化硅保护层， 以预留欧姆接触的表面位置。 0029 优选地， 步骤3)包括： 0030 。

13、外延片表面进行p型掺杂氮化镓的pGaN层的外延生长； 0031 对pGaN层表面涂布光刻胶， 曝光pGaN栅极区域及进行刻蚀以形成p型栅极； 0032 曝光pGaN栅极区域和溅射Ti/TiN金属层。 涂光刻胶， 曝光栅极金属区域后进行刻 蚀Ti/TiN金属层形成金属栅极。 0033 优选地， 步骤5)包括： 0034 涂布光刻胶， 曝光源极和漏极欧姆接触图形区域和显影， 溅射欧姆接触金属； 0035 涂布光刻胶， 再次曝光欧姆金属区域和显影， 刻蚀金属形成金属源极和金属漏极； 0036 其中， 欧姆接触金属包括Ti/TiN或Ti/Al/Ni/Au。 0037 相比现有技术， 本发明的有益效果在。

14、于： 0038 本发明提供的一种GaN异质结场效应晶体管芯片及其制造方法， 0039 1、 通过减薄栅极所在区域第二半导体层的厚度， 产生的耗尽区厚度减薄及电场密 度增加， 提高栅极对沟道的控制能力； 0040 在提高栅极对沟道的控制能力的同时导通电阻不变， 在不牺牲导通电阻的情况 下， 增强了器件的栅控能力， 提升了开启的动态响应速度， 又保证了功率的损耗不变。 0041 充分利用成熟的半导体工艺技术， 制作工艺简单， 有利于GaN材料和硅工艺平台的 制造兼容性。 0042 上述说明仅是本发明技术方案的概述， 为了能够更清楚了解本发明的技术手段， 并可依照说明书的内容予以实施， 以下以本发明。

15、的较佳实施例并配合附图详细说明如后。 本发明的具体实施方式由以下实施例及其附图详细给出。 说明书 2/6 页 4 CN 112117325 A 4 附图说明 0043 此处所说明的附图用来提供对本发明的进一步理解， 构成本申请的一部分， 本发 明的示意性实施例及其说明用于解释本发明， 并不构成对本发明的不当限定。 在附图中： 0044 图1a至图1h为一种GaN异质结场效应晶体管芯片的制造方法流程图。 具体实施方式 0045 下面结合附图对本发明做进一步的详细说明， 本发明的前述和其它目的、 特征、 方 面和优点将变得更加明显， 以令本领域技术人员参照说明书文字能够据以实施， 所描述的 实施方。

16、式仅仅是本发明一部分实施方式， 而不是全部的实施方式。 基于本发明中的实施方 式， 本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例， 都属于 本发明保护的范围。 0046 在附图中， 为清晰起见， 可对形状和尺寸进行放大， 并将在所有图中使用相同的附 图标记来指示相同或相似的部件。 0047 除非另作定义， 此处使用的技术术语或者科学术语应当为本发明所属领域内具有 一般技能的人士所理解的通常意义。 本发明专利申请说明书以及权利要求书中使用的 “第 一” 、“第二”“一级”“二级” 以及类似的词语并不表示任何顺序、 数量或者重要性， 而只是用 来区分不同的组成部分。 同样，“。

17、一个” 、“一” 或者 “该” 等类似词语也不表示数量限制， 而是 表示存在至少一个。“包括” 或者 “包含” 等类似的词语意指出现在 “包括” 或者 “包含” 前面的 元件或者物件涵盖出现在 “包括” 或者 “包含” 后面列举的元件或者物件及其等同， 并不排除 其他元件或者物件。“上” 、“下” 、“左” 、“右” 等仅用于表示相对位置关系， 当被描述对象的绝 对位置改变后， 则该相对位置关系也可能相应地改变。 0048 在下列描述中， 诸如中心、 厚度、 高度、 长度、 前部、 背部、 后部、 左边、 右边、 顶部、 底 部、 上部、 下部等用词为基于附图所示的方位或位置关系。 特别地，“。

18、高度” 相当于从顶部到 底部的尺寸，“宽度” 相当于从左边到右边的尺寸，“深度” 相当于从前到后的尺寸。 这些相对 术语是为了说明方便起见并且通常并不旨在需要具体取向。 涉及附接、 联接等的术语(例 如，“连接” 和 “附接” )是指这些结构通过中间结构彼此直接或间接固定或附接的关系、 以及 可动或刚性附接或关系， 除非以其他方式明确地说明。 0049 下面， 结合附图以及具体实施方式， 对本发明做进一步描述， 需要说明的是， 在不 相冲突的前提下， 以下描述的各实施例之间或各技术特征之间可以任意组合形成新的实施 例。 0050 本发明的一实施方式结合图1h所示的一种GaN异质结场效应晶体管芯。

19、片， 包括 0051 衬底1； 0052 位于衬底1上的缓冲层； 0053 位于缓冲层上主要由第一半导体层与第二半导体层组成的异质结构； 0054 位于异质结构上的源极9及漏极10； 以及 0055 位于所述异质结构上源极9与漏极10之间的栅极6； 0056 栅极6位于第二半导体层上， 栅极6所在区域的第二半导体层厚度小于第二半导体 层上其余任意区域的厚度。 0057 第一半导体层与第二半导体层间形成的异质界面， 电子分布在异质界面内成为沿 说明书 3/6 页 5 CN 112117325 A 5 异质结界面可以自由运动而垂直于界面的运动的二维电子气， 器件的源极9和漏极10要和 二维电子气形。

20、成欧姆接触， 令二维电子气10沿异质结界面输运形成电流， 而栅极6利用栅压 控制二维电子气沟道的开启和关闭。 0058 还包括pGaN层5， 其位于栅极6与第二半导体层之间。 0059 第一半导体层包括GaN层3， 第二半导体层包括AlGaN层4。 0060 栅极6所在区域的第二半导体层厚度为5nm30nm。 0061 源极9与漏极10位于第二半导体层上。 0062 缓冲层包括AlN层2。 0063 具体地， 栅极6所在区域的AlGaN层4向内凹陷， pGaN层5设置在凹陷内， 栅极6位于 pGaN层5上； 上述的pGaN层5与AlGaN层4上涂布保护层7， 同时在保护层7上对应栅极6的两侧 。

21、预留源极9与漏极10欧姆接触的安放位置。 0064 在保护层7上沿其上表面外延生长有一层氮化硅8， 氮化硅8进行器件的保护， 氮化 硅8层上在对应预留源极9与漏极10的位置处向内凹陷， 源极9与漏极10设置在氮化硅8层上 凹陷位置处， 从而使得GaN异质结场效应晶体管芯片形成一整体结构。 0065 在该结构中， 栅极6的位置更靠近沟道， 在不影响导通电阻的情况下， 降低了栅极6 处的电荷， 提高了器件性能并保证了栅极6开关速度。 0066 在HEMT器件中对功率损耗的研究中， 最为重要的两个参数是通态电阻Rdsom和栅 氧电荷Qg， 其中， 栅氧电荷Qg分为栅-源电荷Qgs和栅-漏电荷Qgd。。

22、 栅极6在开和关两个状态 下切换时， Qgd的电压变化远大于Qgs上的电压变化， 因此， Qgd对开关速度的影响较大， 因 此， 在现有的研究中关注于通过减小Qgd来改善器件的开关特性。 0067 但是， 减小Qgd和减小Rdsom往往存在有矛盾， 而在本发明中， 在保证FOM值(FOM作 为衡量器件性能的指标， FOMQgd*Rdsom)不变的前提下， 即不牺牲通态电阻， 优化了栅极6 对沟道的控制能力。 0068 上述的GaN异质结场效应晶体管芯片的制造方法， 包括如下步骤： 0069 1)在清洗后的衬底1晶圆上依次外延生长过渡层AlN层2、 GaN层3及AlGaN层4形成 外延片。 00。

23、70 2)清洗步骤1)所得外延片， 并在该外延片上涂布光刻胶作为掩膜层， 曝光有源区 图形， 采用离子注入工艺， 形成HEMT器件有源区隔离； 0071 3)清洗步骤2)所得外延片， 并在该外延片涂布光刻胶， 曝光栅极区域有图形， 采用 刻蚀工艺， 将栅极所在区域的AlGaN层4进行减薄； 0072 4)进行残余光刻胶的去除及清洗， 然后进行p型掺杂氮化镓的pGaN层5的外延生 长； 0073 5)涂布光刻胶， 曝光pGaN栅极区域及进行刻蚀形成p型栅极； 0074 6)涂布光刻胶， 曝光pGaN栅极区域和溅射Ti/TiN金属层。 涂光刻胶， 曝光栅极金属 区域后进行刻蚀TiN金属形成金属栅极。

24、6； 0075 7)对晶圆表面进行钝化处理， 形成保护层7， 涂布光刻胶， 曝光欧姆金属区域后进 行刻蚀保护层7， 预留欧姆接触的表面位置； 0076 8)生长一层氮化硅8进行器件的保护； 0077 9)涂布光刻胶， 曝光源极和漏极欧姆接触图形区域和显影， 溅射欧姆接触金属Ti/ 说明书 4/6 页 6 CN 112117325 A 6 TiN/Al或Ti/Al/Ni/Au， 涂布光刻胶， 再次曝光欧姆金属区域和显影， 刻蚀金属形成金属源 极9和金属漏极10； 0078 10)进行快速退火RTP工艺， 进行表面态修复和金属接触融合,形成低欧姆接触。 0079 11)进行后续后道BEOL金属连线。

25、工艺， 完成芯片制备。 0080 通过在步骤3)中的工艺步骤对铝氮化镓(AlGaN)进行减薄， 由此pGaN更加靠近沟 道反型区域， 同时由于厚度减薄， 产生的耗尽区厚度减薄及电场密度增加， 进一步提栅极对 沟道的控制能力， 解决由于DIBL效应导致的开启电流下降及器件开关速度降低问题。 0081 同时， 该制造方法中所采用的半导体工艺技术， 是日常市面上常见的加工工艺方 法， 使得制作该类晶体管芯片无需进行对设备进行改进， 利用常见的晶体管芯片的设备即 可进行生产， 有利于GaN材料和硅工艺平台的制造兼容性， 且其制造工艺简单重复性高， 方 便进行大规模生产。 0082 需要指出的是， 在上。

26、述的制造方法中所述的外延生成方式、 涂布工艺、 溅射工艺以 及蚀刻工艺， 应当被理解为， 生长方式可以选择但不限于使用金属有机化学气相沉积 (MOCVD)、 分子束外延(MBE)或磁控溅射等； 涂布工艺包括通过紫外光刻技术在样品上作出 光刻胶掩模图形， 其中， 刻蚀工艺可以选择但不限于干法刻蚀或湿法腐蚀， 还应包括有去胶 处理， 而干法刻蚀包括感应耦合等离子体刻蚀或BCl3基等离子体刻蚀， 但不限于此； 湿法腐 蚀采用的腐蚀液包括盐酸、 氢氟酸、 硝酸、 硫酸和BOE腐蚀剂中的任意一种或两种以上的组 合， 但不限于此； 去胶处理包括等离子清洗机清洗、 以等离子体去胶机处理、 以氯基等离子 体处。

27、理或以UV光清洗处理中的任一种处理方式或两种以上处理方式的组合， 但不限于此。 0083 在一优选实施例中， 参考图1a至图1h的制备流程图， 该GaN异质结场效应晶体管芯 片的制造方法， 包括如下步骤： 0084 1)如图1a所示， 需要对晶圆表面进行清洁处理， 一般用纯水(DI wafer)冲刷进行 清洁。 之后在硅衬底的晶圆上依次外延生长过渡层氮化铝(AlN)、 氮化镓(GaN)及铝镓氮 (AlGaN)形成外延片。 其中， A1N层的生长厚度为GaN层的生长厚度为 AlGaN层的生长厚度为在生长过程中可以根据器件性能需要进行一 定的衬底掺杂。 0085 2)如图1b所示， 在光刻前需要进。

28、对步骤1)所得外延片晶圆进行清洗， 并在该外延 片涂布光刻胶， 曝光栅极区域有图形， 采用干法ICP(反应耦合等离子体)刻蚀工艺， 将栅极 所在区域的铝镓氮(AlGaN)进行减薄； 在光刻过程中， 需要对曝光区域进行光学对准操作， 确保光刻胶在栅极区域打开。 在用刻蚀方法对栅极区域的铝镓氮(AlGaN)完成减薄之后， 需 要用干法刻蚀或湿法刻蚀去除剩余光刻胶。 0086 3)如图1c所示， 在完成进行残余光刻胶的去除及清洗， 然后进行p型掺杂氮化镓的 pGaN的外延生长。 并根据需求， 进行化学机械平坦化操作。 0087 4)如图1d所示， 进行涂光刻胶， 曝光pGaN栅极区域及进行ICP(反。

29、应耦合等离子 体)， 形成异质结结构。 在此过程中需要进行曝光前的光学对准， 确保GaN与底部铝镓氮 (AlGaN)能够进行完美重叠。 0088 5)涂布光刻胶， 曝光pGaN栅极区域和溅射Ti/TiN金属层。 涂光刻胶， 曝光栅极金属 区域后进行干法ICP(反应耦合等离子体)刻蚀Ti/TiN金属形成金属栅极。 说明书 5/6 页 7 CN 112117325 A 7 0089 6)对晶圆表面进行钝化处理， 形成二氧化硅(SiO2)保护层。 0090 7)生长一层氮化硅(SiN)进行器件的保护。 该层氮化硅可以根据需求， 调整薄膜应 力100Mpa1Gpa， 从而提升器件性能。 0091 8)。

30、曝光源极和漏极欧姆接触图形， 磁控溅射欧姆接触金属， 再次金属形成金属源 极和金属漏极。 欧姆金属可采用Ti/TiN/Al或Ti/Al/Ni/Au。 0092 9)进行快速退火RTP工艺， 进行表面态修复和金属接触融合以形成低欧姆接触。 退 火温度在500850之间， 修复时间为 0093 10)进行后续后道BEOL金属连线工艺， 完成芯片制备。 0094 11)上述本发明一种基于超级结的氮化傢HEMT器件及其制备方法中， 未提及的技 术方案， 均为本领域技术人员的公知技术， 在此不做详述。 0095 其中的， 干法ICP刻蚀工艺的条件为： ICP线圈功率5001000W,源功率120300W。

31、, 源气体Cl2和He分别为25sccm和l0sccm,刻蚀时间秒 0096 以上， 仅为本发明的较佳实施例而已， 并非对本发明作任何形式上的限制； 凡本行 业的普通技术人员均可按说明书附图所示和以上而顺畅地实施本发明； 但是,凡熟悉本专 业的技术人员在不脱离本发明技术方案范围内， 利用以上所揭示的技术内容而做出的些许 更动、 修饰与演变的等同变化， 均为本发明的等效实施例； 同时,凡依据本发明的实质技术 对以上实施例所作的任何等同变化的更动、 修饰与演变等， 均仍属于本发明的技术方案的 保护范围之内。 说明书 6/6 页 8 CN 112117325 A 8 图1a 图1b 图1c 说明书附图 1/3 页 9 CN 112117325 A 9 图1d 图1e 图1f 说明书附图 2/3 页 10 CN 112117325 A 10 图1g 图1h 说明书附图 3/3 页 11 CN 112117325 A 11 。