具有二维材料的三维存储器件.pdf

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1、(19)中华人民共和国国家知识产权局 (12)发明专利申请 (10)申请公布号 (43)申请公布日 (21)申请号 202080000587.X (22)申请日 2020.03.11 (85)PCT国际申请进入国家阶段日 2020.04.24 (86)PCT国际申请的申请数据 PCT/CN2020/078722 2020.03.11 (71)申请人 长江存储科技有限责任公司 地址 430223 湖北省武汉市东湖新技术开 发区未来三路88号 (72)发明人 谭丽芳高峰 (74)专利代理机构 北京永新同创知识产权代理 有限公司 11376 代理人 刘柳杨锡劢 (51)Int.Cl. H01L 27。

2、/11578(2017.01) H01L 27/11582(2017.01) (54)发明名称 具有二维材料的三维存储器件 (57)摘要 公开了三维存储器件的方法和结构。 3D NAND存储结构包括衬底和垂直绝缘层。 3DNAND 存储结构还包括围绕垂直绝缘层的沟道层。 沟道 层由二维材料形成。 3DNAND存储结构还包括围 绕沟道层的多个垂直电介质层和与多个垂直电 介质层接触的交替导体/电介质堆叠。 权利要求书2页 说明书7页 附图5页 CN 111466026 A 2020.07.28 CN 111466026 A 1.一种3D NAND存储结构, 包括: 衬底; 垂直绝缘层; 沟道层, 。

3、其围绕所述垂直绝缘层, 其中, 所述沟道层包括二维材料; 多个垂直电介质层, 其围绕所述沟道层; 以及 交替导体/电介质堆叠, 其与所述多个垂直电介质层接触。 2.根据权利要求1所述的3D NAND存储结构, 其中, 所述二维材料包括二硫化钨。 3.根据权利要求1所述的3D NAND存储结构, 其中, 所述二维材料包括二硫化钼。 4.根据权利要求1所述的3D NAND存储结构, 其中, 所述多个垂直电介质层包括隧穿层、 电荷俘获层和阻挡层。 5.根据权利要求4所述的3D NAND存储结构, 其中, 所述隧穿层围绕所述沟道层, 所述电 荷俘获层围绕所述隧穿层, 以及所述阻挡层围绕所述电荷俘获层。。

4、 6.根据权利要求4所述的3D NAND存储结构, 其中, 所述隧穿层包括氧化硅。 7.根据权利要求4所述的3D NAND存储结构, 其中, 所述电荷俘获层包括氮化硅。 8.根据权利要求4所述的3D NAND存储结构, 其中, 所述阻挡层包括氧化硅或高k材料。 9.根据权利要求1所述的3D NAND存储结构, 其中, 所述二维材料包括二硅化钼。 10.根据权利要求1所述的3D NAND存储结构, 其中, 所述沟道层包括原子的单层。 11.一种用于形成3D NAND存储串的方法, 包括: 在衬底上方形成交替电介质堆叠; 穿过所述交替电介质堆叠形成孔; 在所述孔的侧壁上布置多个电介质层; 布置与所。

5、述电介质层接触的沟道层, 其中, 所述沟道层包括二维材料; 以及 形成与所述沟道层物理地接触的绝缘层。 12.根据权利要求11所述的方法, 其中, 布置所述多个电介质层包括沉积隧穿层、 电荷 俘获层和阻挡层。 13.一种3D NAND存储器件, 包括: 衬底; 多个3D NAND存储串, 其中, 所述3D NAND存储串中的每一者包括: 环形沟道层, 其包括二维材料; 以及 多个环形电介质层, 其围绕所述环形沟道层; 以及 交替导体/电介质堆叠, 其布置在所述衬底上, 其中, 所述交替导体/电介质堆叠的每个 导体/电介质堆叠接触所述多个3D NAND存储串的一部分。 14.根据权利要求13所述。

6、的3D NAND存储器件, 其中, 每个所述3D NAND存储串还包括由 所述环形沟道层围绕的绝缘层。 15.根据权利要求13所述的3D NAND存储器件, 其中, 每个所述3D NAND存储串在所述衬 底之上并穿过所述交替导体/电介质堆叠垂直地延伸。 16.根据权利要求13所述的3D NAND存储器件, 还包括布置在所述环形沟道层上方的半 导体插塞。 17.根据权利要求13所述的3D NAND存储器件, 其中, 所述二维材料包括二硫化钼。 权利要求书 1/2 页 2 CN 111466026 A 2 18.根据权利要求13所述的3D NAND存储器件, 其中, 所述多个环形电介质层包括隧穿 。

7、层、 电荷俘获层和阻挡层。 19.根据权利要求18所述的3D NAND存储器件, 其中, 所述隧穿层围绕所述环形沟道层, 所述电荷俘获层围绕所述隧穿层, 以及所述阻挡层围绕所述电荷俘获层。 20.根据权利要求13所述的3D NAND存储器件, 其中, 所述二维材料包括原子的单层。 权利要求书 2/2 页 3 CN 111466026 A 3 具有二维材料的三维存储器件 技术领域 0001 本公开内容通常涉及半导体技术的领域, 且更特别地本公开内容涉及用于形成三 维(3D)存储器件的方法。 0002 背景 0003 通过改进工艺技术、 电路设计、 编程算法和制造工艺来将平面存储器单元按比例 缩小。

8、到较小的尺寸。 然而, 当存储器单元的特征尺寸接近下限时, 平面工艺和制造技术变得 越来越有挑战性且造价昂贵。 因此, 平面存储器单元的存储器密度接近上限。 三维(3D)存储 器架构可以处理在平面存储器单元中的密度限制。 附图说明 0004 当与附图一起阅读时从下文的详细描述中最好地理解本公开内容的各方面。 注 意, 根据在工业中的一般惯例, 各种特征没有按比例绘制。 事实上, 为了清晰的说明和论述, 可以任意增加或减小各种特征的尺寸。 0005 图1示出根据本公开内容的一些实施方式的存储器件的三维视图。 0006 图2-4是根据本公开内容的一些实施方式的采用二维材料的存储器件的横截面视 图。。

9、 0007 图5示出根据本公开内容的一些实施方式的用于形成三维存储结构的示例性制造 过程。 具体实施方式 0008 虽然论述了特定的配置和布置, 但应理解, 这仅为了说明性目的。 相关领域中的技 术人员将认识到, 其它配置和布置可以被使用而不偏离本公开内容的精神和范围。 对相关 领域中的技术人员将显而易见的是, 本公开内容也可以用于各种其它应用中。 0009 注意的是, 在本说明书中对 “一个实施方式” 、“实施方式” 、“示例实施方式” 、“一些 实施方式” 等的提及指示所描述的实施方式可以包括特定特征、 结构或特性, 但每个实施方 式可能不一定包括特定特征、 结构或特性。 而且, 这样的短。

10、语并不一定指同一实施方式。 此 外, 当结合实施方式描述特定特征、 结构或特性时, 它将在相关领域中的技术人员的知识内 以结合其它实施方式(不管是否被明确描述)来影响这样的特征、 结构或特性。 0010 通常, 可以至少部分地从在上下文中的用法来理解术语。 例如, 至少部分地根据上 下文, 如在本文使用的术语 “一个或多个” 可以用于以单数形式描述任何特征、 结构或特性, 或者可以用于以复数形式描述特征、 结构或特性的组合。 类似地, 至少部分地根据上下文, 术语诸如 “一(a)” 、“一个(an)” 和 “所述(the)” 再次可以被理解为传达单数用法或传达复数 用法。 0011 应容易理解。

11、的是, 在本公开内容中的 “在上” 、“在之上” 和 “在上方” 的含义应以最广泛的方式来解释, 使得 “在上” 不仅意指 “直接在某物上” , 而且还包括 “在某物上” 而在其之间有中间特征或层的含义, 以及 “在之上” 或 “在上方” 不仅意 说明书 1/7 页 4 CN 111466026 A 4 指 “在某物之上” 或 “在某物上方” 的含义, 但还可以包括它 “在某物之上” 或 “在某物上方” 而 在其之间没有中间特征或层(即, 直接在某物上)的含义。 0012 此外, 空间相对术语诸如 “在下面” 、“在之下” 、“下部” 、“在之上” 、 “上部” 等可以在本文为了便于描述而用于。

12、描述一个元件或特征与如在附图中所示的另外 的元件或特征的关系。 除了在附图中描绘的定向以外, 空间相对术语意欲还包括在使用或 操作中的设备的不同定向。 装置可以另外方式被定向(旋转90度或在其它定向处), 且在本 文使用的空间相对描述符可以相应地同样被解释。 0013 如在本文使用的, 术语 “衬底” 指随后的材料层被添加到其上的材料。 衬底包括顶 表面和底表面。 衬底的顶表面是半导体设备被形成于的地方, 以及因此半导体设备在衬底 的顶侧处形成。 底表面与顶表面相对, 且因此衬底的底侧与衬底的顶侧相对。 衬底本身可以 被图案化。 在衬底的顶部上添加的材料可以被图案化或可以保持未被图案化。 此外。

13、, 衬底可 以包括大量半导体材料(诸如硅、 锗、 砷化镓、 磷化铟等)。 可选地, 衬底可以由非导电材料 (诸如玻璃、 塑料或蓝宝石晶圆)制成。 0014 如在本文使用的, 术语 “层” 指包括具有一定厚度的区域的材料部分。 层可以在整 个底层或上覆结构上方延伸, 或可以具有比底层或上覆结构的宽度小的宽度。 此外, 层可以 是具有比连续结构的厚度小的厚度的同质或不同质连续结构的区域。 例如, 层可以位于在 连续结构的顶表面和底表面之间或在其处的任何对水平面之间。 层可以水平地、 垂直地和/ 或沿着锥形表面延伸。 衬底可以是层, 可以包括在其中的一个或多个层, 和/或可以具有在 其上、 在其之上。

14、和/或在其之下的一个或多个层。 层可以包括多个层。 例如, 互连层可以包括 一个或多个导体和接触层(其中形成触点、 互连线和/或通孔)和一个或多个电介质层。 0015 如在本文使用的, 术语 “环形层” 指一个层, 其形成闭合回路, 使得该层的一端连接 到该层的另一端。 环形层具有内表面和与该内表面相对的外表面。 面向环形层的内部的内 表面与面向环形层的外部的外表面分开达环形层的厚度。 0016 如在本文使用的, 术语 “名义上/名义上地” 指在产品或过程的设计阶段期间设置 的部件或过程操作的特性或参数的期望或目标值连同高于和/或低于期望值的值的范围。 值的范围可能是由于在制造工艺或容限中的轻。

15、微变化。 如在本文使用的, 术语 “大约” 指示 可以基于与主题半导体设备相关联的特定技术节点而变化的给定量的值。 基于特定技术节 点, 术语 “大约” 可以指示在例如值的10-30(例如, 值的10、 20或30)内变化 的给定量的值。 0017 如在本文使用的, 术语 “3D NAND存储器件” 指具有在横向定向的衬底上的3D NAND 存储器单元晶体管的垂直定向的串(在本文被称为 “存储串” , 诸如NAND串或3D NAND串)的 半导体设备, 使得存储串在相对于衬底的垂直方向上延伸。 如在本文使用的, 术语 “垂直/垂 直地” 意指名义上垂直于衬底的横向表面。 0018 在本公开内容。

16、中, 术语 “水平/水平地” 意指名义上平行于衬底的横向表面。 0019 在本公开内容中, 为了描述的容易,“排” 用于指沿着垂直方向的实质上相同的高 度的元件。 例如, 字线和底层栅极电介质层可以被称为 “排” , 字线和底层绝缘层可以一起被 称为 “排” , 实质上相同的高度的字线可以被称为 “一排字线” 或类似术语等。 0020 当对较高的存储容量的要求继续增加时, 存储器单元和阶梯结构的垂直层级的数 量也增加。 例如, 64级3D NAND存储器件可以包括两个32级阶梯结构, 一个32级阶梯结构在 说明书 2/7 页 5 CN 111466026 A 5 另一32级阶梯结构的顶部上形成。

17、。 类似地, 128级3D NAND存储器件可以包括两个64级阶梯 结构。 当设备临界尺寸继续减小时, 在3D NAND存储器件的沟道结构中维持高电流密度越来 越有挑战性。 合并多晶硅材料的沟道可能具有缺点, 例如低载流子迁移率和低电流密度, 且 可能不满足具有较高存储容量的存储器件的高驱动电流要求。 0021 在本公开内容中描述了3D NAND存储器件和制造方法的实施方式。 合并作为沟道 材料的二维材料的3D NAND存储器单元可以提供提高的载流子迁移率, 其又提高沟道电流 密度。 通常, 二维材料可以指几纳米或更小的材料。 半导体材料依赖于电荷载流子(诸如电 子或空穴)来传导电。 在二维材。

18、料中, 电荷载流子在二维平面中自由移动, 且大部分被限制 为在垂直于二维平面的第三方向上移动。 在一些实施方式中, 二维材料可以包括二硫化钼、 二硫化钨、 二硅化钼、 任何适当的二维材料和/或其组合。 与石墨烯材料的零带隙结构相反, 二硫化钼是直接带隙半导体, 且当作为3D NAND存储器件的沟道被利用时可以提高沟道电 流密度。 在一些实施方式中, 可以根据设备需要来调节用于形成沟道层的二维材料的厚度。 例如, 沟道层的厚度可以比一些单层大, 同时保持高载流子迁移率。 0022 图1示出存储器件100的一部分的3D视图。 图1所示的存储器件100是3D NAND存储 器件的一部分的放大视图, 。

19、且存储器件100可以包括为了简单而未在图1中示出的其它结 构。 例如, 存储器件100可以包括衬底、 绝缘层、 半导体插塞、 互连结构、 衬里层、 屏障层、 保护 层和任何其它适当的结构。 存储器件100可以包括垂直存储串以及字线102和绝缘层104的 水平交替堆叠。 字线102和绝缘层104在图1中为了说明性目的而示出, 且存储器件100还可 以包括任何适当数量的字线102和绝缘层104。 存储器件100可以在衬底(未在图1中示出)上 方形成。 存储串可以包括阻挡层108、 电荷俘获层110、 隧穿层112和沟道层114。 在一些实施 方式中, 高k(例如, 大于大约3.9的介电常数)阻挡层。

20、106可以在字线102和绝缘层104之间 和/或在字线102和阻挡层108之间形成。 存储串实质上穿过数排交替的字线102和绝缘层 104延伸。 存储器件100可以包括交替的字线和绝缘层的适当数量的排。 例如, 存储器件100 可以包括16排、 32排、 64排、 128排或任何适当数量的排。 一排字线和存储串的每个交叉形成 存储器单元(在本文被称为 “存储器单元” )。 在一些实施方式中, 多个存储器单元沿着存储 串串联地形成。 沿着半导体层104的交叉部分的电流的接通或断开状态表示在存储器单元 中存储的数据。 存储器单元的接通或断开状态由存储器单元的阈值电压确定。 阈值电压可 以由存储在电。

21、荷俘获层110的交叉部分中存储的所俘获的电荷控制, 并受到在相应字线处 施加的偏置电压影响。 0023 沟道层114可以是具有外表面113和内表面115的环形层。 根据本公开内容的一些 实施方式, 可以使用二维材料或展示与二维材料相似的载流子迁移率以提供高载流子迁移 率的材料来形成沟道层114。 在一些实施方式中, 可以使用二硫化钼来形成沟道层114。 在一 些实施方式中, 沟道层114可以是单层或包括单层的几层。 隧穿层112是围绕沟道层114的环 形层, 其中隧穿层112的内表面与沟道层114的外表面113接触。 类似地, 电荷俘获层110是围 绕隧穿层112的环形层, 以及阻挡层108是。

22、围绕电荷俘获层110的环形层。 阻挡层108的外表 面的一部分与字线102接触。 在一些实施方式中, 高k阻挡层106布置在字线102和阻挡层108 之间。 0024 在一些实施方式中, 衬底可以包括用于形成三维存储器件的任何适当的材料。 例 如, 衬底可以包括硅、 硅锗、 碳化硅、 绝缘体上硅(SOI)、 绝缘体上锗(GOI)、 玻璃、 氮化镓、 砷 说明书 3/7 页 6 CN 111466026 A 6 化镓、 III-V化合物、 玻璃、 塑料薄片、 任何其它适当的材料和/或其组合。 0025 在一些实施方式中, 隧穿层112可以包括氧化硅、 氮化硅、 任何适当的材料和/或其 组合。 在。

23、一些实施方式中, 阻挡层108可以包括但不限于氧化硅、 氮化硅、 高k电介质或其任 何组合。 在一些实施方式中, 电荷俘获层110可以包括但不限于氮化硅、 氮氧化硅和/或其组 合。 在一些实施方式中, 高k阻挡层106可以包括但不限于氧化铝(Al2O3)、 氧化铪(HfO2)、 氧 化钽(Ta2O5)、 任何适当的材料和/或其组合。 在一些实施方式中, 字线102可以包括但不限于 钨(W)、 钴(Co)、 铜(Cu)、 铝(Al)、 掺杂硅、 硅化物、 氮化钛(TiN)、 氮化钽(TaN)、 任何适当的材 料和/或其组合。 在一些实施方式中, 绝缘层104可以包括但不限于氧化硅、 氮化硅、 任。

24、何适 当的材料和/或其组合。 0026 在一些实施方式中, 可以使用沉积技术(包括但不限于CVD、 等离子体增强CVD (PECVD)、 低压力CVD(LPCVD)、 物理气相沉积(PVD)、 高密度等离子体(HDP)、 ALD、 任何适当的 沉积技术和/或其组合)来形成绝缘层104、 阻挡层108、 电荷俘获层110和隧穿层112。 在一些 实施方式中, 可以使用沉积技术(包括但不限于CVD、 ALD、 溅射、 金属有机化学气相沉积 (MOCVD)、 任何适当的沉积技术和/或其组合)来形成字线102。 0027 图2示出在3D NAND存储器单元结构中的合并二维材料的存储器件200的横截面视。

25、 图。 二维材料(也被称为2D材料)是具有在原子标度上的厚度(例如, 一个或几个单层厚)的 一种类型的材料。 在二维材料中, 电荷载流子在二维平面中自由移动, 且大部分被限制为在 垂直于二维平面的第三方向上移动。 0028 存储器件200包括衬底的衬底区222、 在衬底区222上方形成的字线202和绝缘层 204的交替堆叠以及穿过交替堆叠垂直延伸的孔224。 孔224可以被填充有阻挡层208、 电荷 俘获层210、 隧穿层212、 沟道层214和绝缘层220。 在一些实施方式中, 字线202、 绝缘层204、 阻挡层208、 电荷俘获层210、 隧穿层212可以分别由与字线102、 绝缘层10。

26、4、 阻挡层108、 电荷 俘获层110和隧穿层112相似的材料制成。 在一些实施方式中, 材料可以分别是不同的。 阻挡 层208可以与衬底区222和孔224的侧壁接触, 以及可以形成与阻挡层208物理地接触的电荷 俘获层210。 隧穿层212在电荷俘获层210和沟道层214之间。 在一些实施方式中, 额外的绝缘 层220被布置为接触沟道层214的内表面。 在一些实施方式中, 阻挡层208的外表面的一部分 与字线202接触。 在一些实施方式中, 半导体插塞230被布置在沟道层214上方并形成与位线 的触点。 0029 可以使用二维材料来形成沟道层214以提高在3D NAND存储器件的沟道结构中。

27、的 载流子迁移率。 在一些实施方式中, 沟道层214可以由二硫化钼、 二硫化钨、 二硅化钼、 任何 适当的二维材料和/或其组合形成。 在一些实施方式中, 可以使用具有可以提供提高的载流 子迁移率的直接带隙的任何适当的材料来形成沟道层214。 可以使用任何适当的沉积方法 (诸如化学气相沉积(CVD)来形成沟道层214。 在一些实施方式中, 可以使用原子层沉积 (ALD)、 物理气相沉积(PVD)、 任何适当的沉积方法和/或其组合来形成沟道层214。 0030 在一些实施方式中, 可以形成与沟道层214的内表面物理地接触的半导体插塞 230。 半导体插塞230可以由非晶硅、 非晶硅锗、 非晶碳化硅。

28、、 多晶硅、 多晶硅锗、 多晶碳化硅、 任何适当的半导体材料和/或其组合形成。 半导体插塞230可以用作位线的触点。 0031 图3和图4是3D NAND存储器件的横截面视图, 其示出在图2所示的3D NAND存储器 件200的形成之前的制造步骤。 说明书 4/7 页 7 CN 111466026 A 7 0032 图3示出根据一些实施方式在3D NAND存储器件300的开口中形成阻挡层、 电荷俘 获层和隧穿层。 在一些实施方式中, 图3所示的阻挡层208、 电荷俘获层210和隧穿层212可以 共同被称为复合电介质层。 衬底区222可以是在衬底中使用适当的掺杂工艺(诸如离子注入 或扩散)被掺杂。

29、的区域。 由氮化硅形成的牺牲层和绝缘层204的交替堆叠使用与形成层102 和104相似的技术沉积在包括衬底区222的衬底上方, 且为了简单起见在本文没有详细地描 述。 牺牲层可以随后由导电层代替以形成字线。 可以使用一种或多种蚀刻工艺穿过字线202 和绝缘层204的交替堆叠来蚀刻孔224以暴露衬底区222的第一部分。 例如, 蚀刻工艺可以包 括RIE工艺。 阻挡层208可以共形地沉积在孔224的侧壁上方和衬底区222的一部分上。 电荷 俘获层210可以共形地沉积在内侧壁和所沉积的阻挡层208的水平表面上方。 在一些实施方 式中, 层208、 210和212的沉积技术可以与针对层108、 110。

30、和112的沉积技术相似。 在阻挡层 208、 电荷俘获层210和隧穿层212的沉积之后, 蚀刻工艺可以用于移除在衬底区222的顶表 面上形成的这些层的部分, 使得衬底区222在孔224的底部处暴露。 例如, 通过利用具有在垂 直方向(例如, 沿着孔224)上的比横向方向的蚀刻速率更大的蚀刻速率的各向异性蚀刻工 艺蚀刻阻挡层208、 电荷俘获层210和隧穿层212来暴露衬底区222的一部分。 在一些实施方 式中, 可以在复合电介质层的每层的沉积之后使用一种或多种蚀刻工艺。 0033 图4示出根据一些实施方式的在3D NAND存储器件400的开口中形成的沟道层。 可 以使用适当的沉积技术(包括但不。

31、限于CVD、 ALD、 PLD和MOCVD)来使沟道层214在隧穿层212 的表面上方生长。 在一些实施方式中, 沟道层214可以外延地生长。 在一些实施方式中, 沟道 层214也可以在它的生长(被称为 “原位掺杂” )期间被掺杂。 沟道层214可以由可以提供提高 的载流子迁移率(例如, 比掺杂硅材料高的载流子迁移率)的材料形成。 例如, 可以使用具有 直接带隙的材料来形成沟道层214。 在一些实施方式中, 沟道层214可以由二硫化钼、 二硫化 钨、 二硅化钼、 任何适当的二维材料和/或其组合形成。 在一些实施方式中, 沟道层214可以 具有在沿着隧穿层212的侧壁的横向方向上测量的厚度 “t。

32、” 。 在一些实施方式中, 沟道层214 可以是二维材料的单层或包括多个单层。 例如, 沟道层214的厚度t可以在原子的大约一单 层和原子的大约10个单层之间。 例如, 沟道层214可以包括原子的5个单层。 在一些实施方式 中, 沟道层214可以包括双层结构。 沟道层214的较低厚度t可以提供较高的载流子迁移率。 0034 在一些实施方式中, 绝缘层220沉积在沟道层214的内表面上方, 且半导体插塞230 可以在绝缘层220和沟道层214的顶表面上形成。 绝缘层220和半导体插塞230未在图4中示 出, 但在图2中示出。 可以使用任何适当的绝缘材料(诸如氧化硅、 氮化硅、 氮氧化硅、 碳化 。

33、硅、 碳氧化硅、 任何适当的绝缘材料和/或其组合)来形成绝缘层220。 在一些实施方式中, 可 以使用高k电介质材料(例如, 具有大于大约3.9的介电常数的电介质材料)来形成绝缘层 220。 例如, 可以使用氧化铪来形成绝缘层220。 可以使用沉积工艺(诸如CVD、 PVD、 ALD、 任何 适当的沉积工艺和/或其组合)来形成绝缘层220。 在一些实施方式中, 可以使用与绝缘层 220的沉积工艺相似的沉积工艺来形成半导体插塞。 0035 图5是根据一些实施方式的用于形成合并二维材料的3D NAND存储器件的示例性 方法500的流程图。 方法500的操作可以用于形成图1-4所示的存储器件结构。 。

34、应理解的是, 在方法500中所示的操作不是无遗漏的, 以及其它操作也可以在所示操作中的任一个之前、 之后或之间被执行。 在一些实施方式中, 示例性方法500的一些操作可以被省略或包括在本 文为了简化而没有描述的其它操作。 在一些实施方式中, 方法500的操作可以按不同的顺序 说明书 5/7 页 8 CN 111466026 A 8 被执行和/或改变。 0036 在操作510中, 根据一些实施方式, 提供衬底以形成存储器件。 衬底可以包括用于 形成三维存储结构的任何适当的材料。 例如, 衬底可以包括硅、 硅锗、 碳化硅、 SOI、 GOI、 玻 璃、 氮化镓、 砷化镓、 塑料薄片和/或其它适当的。

35、III-V化合物。 在一些实施方式中, 使用光刻 工艺和离子注入或扩散在衬底上方形成掺杂区。 衬底的示例可以是如上文在图2中所述的 衬底区222。 0037 在操作520中, 根据一些实施方式, 在衬底上方沉积交替层堆叠。 在一些实施方式 中, 交替层堆叠可以包括交替绝缘/牺牲层堆叠。 在一些实施方式中, 交替层堆叠可以包括 交替绝缘/导体层堆叠。 交替层堆叠的牺牲层可以包括诸如氮化硅的材料或其它适当的材 料。 交替层堆叠的绝缘层可以包括诸如氧化硅的材料或其它适当的材料。 交替层堆叠的导 体层可以包括诸如钨的材料或其它适当的材料。 交替层堆叠的绝缘层、 牺牲层和导体层中 的每一者可以包括通过一。

36、种或多种薄膜沉积工艺(包括但不限于CVD、 PVD、 ALD或其任何组 合)沉积的材料。 交替层堆叠的示例可以是如上文在图2中所述的交替层202和204。 0038 在操作530中, 根据一些实施方式, 穿过交替层堆叠蚀刻多个孔。 可以使用一种或 多种蚀刻工艺(诸如RIE工艺)穿过交替层堆叠来蚀刻多个孔中的每个孔。 此外, 蚀刻工艺可 以穿过交替层堆叠的至少一部分进行蚀刻。 在一些实施方式中, 孔暴露衬底的第一部分。 在 一些实施方式中, 孔位于衬底的掺杂区处。 孔的示例可以是如上文在图2中所述的孔224。 0039 在操作540中, 根据一些实施方式, 在孔中的每个孔中形成包括多个层的复合电。

37、介 质层。 复合电介质层穿过交替层堆叠垂直地延伸。 复合电介质层可以是多个电介质层(包括 但不限于隧穿层、 电荷俘获层和阻挡层)的组合。 隧穿层可以包括任何适当的电介质材料 (诸如氧化硅、 氮化硅、 氮氧化硅或其任何组合)。 电荷俘获层可以包括适合于为存储器操作 存储电荷的任何材料。 阻挡层可以包括任何适当的电介质材料(诸如氧化硅或氧化硅/氮化 硅/氧化硅(ONO)的组合。 阻挡层还可以包括高k电介质层。 可以通过诸如ALD、 CVD、 PVD的工 艺、 任何其它适当的工艺或其任何组合来形成复合电介质层的每层。 在一些实施方式中, 隧 穿层、 电荷俘获层和阻挡层是环形(例如, 同心环)层。 例。

38、如, 隧穿层由电荷俘获层和阻挡层 顺序地围绕。 阻挡层的外表面可以与交替层堆叠接触。 复合电介质层的示例可以包括在上 文在图2-4中所述的阻挡层208、 电荷俘获层210和隧穿层212。 0040 在操作550中, 根据一些实施方式, 二维材料作为沟道层布置在复合的电介质层的 隧穿层上。 二维材料可以是展示高载流子迁移率并具有直接带隙的单层材料。 例如, 二维材 料可以包括二硫化钼、 二硫化钨、 二硅化钼、 任何适当的二维材料和/或其组合。 在一些实施 方式中, 使用二维材料形成的沟道层可以具有环形状。 例如, 沟道层可以由隧穿层、 电荷俘 获层和阻挡层顺序地围绕。 沟道层的示例可以是上文在图。

39、2-4中所述的沟道层214。 0041 在操作560中, 根据一些实施方式, 绝缘层和电介质插塞布置在沟道层上。 绝缘层 与沟道层的内表面接触, 并可以完全填充穿过交替电介质层堆叠形成的孔的剩余空间。 电 介质插塞可以在沟道层和复合电介质层的顶表面上形成。 绝缘层和电介质插塞的示例可以 是如上文在图2中所述的绝缘层220和半导体插塞230。 0042 在操作550中, 在每个孔内形成存储串。 存储串(包括沟道层和复合电介质层)穿过 交替层堆叠在衬底之上垂直地延伸。 可以使用二维材料(诸如二硫化钼)来形成沟道层。 复 合电介质层可以包括隧穿层、 电荷俘获层和阻挡层。 此外, 交替层堆叠的一些电介。

40、质层可以 说明书 6/7 页 9 CN 111466026 A 9 被移除并利用导体层代替以在操作540-560期间、 之前或之后形成交替导体/电介质堆叠。 存储串和字线中的每一者(例如, 交替导体/电介质堆叠的导体层)可以形成用于存储3D存 储器件的数据的存储器单元。 0043 本公开内容描述合并作为沟道材料的二维材料的3D NAND存储器单元。 二维材料 可以提供提高的载流子迁移率, 其又提高沟道电流密度。 在一些实施方式中, 二维材料可以 包括二硫化钼、 二硫化钨、 二硅化钼、 任何适当的二维材料和/或其组合。 0044 在一些实施方式中, 3D NAND存储结构包括衬底和垂直绝缘层。 。

41、3D NAND存储结构 还包括围绕垂直绝缘层的沟道层。 沟道层由二维材料形成。 3D NAND存储结构还包括围绕沟 道层的多个垂直电介质层和与多个垂直电介质层接触的交替导体/电介质堆叠。 0045 在一些实施方式中, 用于形成3D NAND存储串的方法包括在衬底上方形成交替电 介质堆叠, 以及形成穿过交替电介质堆叠的孔。 该方法还包括将多个电介质层布置在孔的 侧壁上, 以及布置与电介质层接触的沟道层。 使用二维材料来形成沟道层。 该方法还包括形 成与沟道层物理地接触的绝缘层。 0046 在一些实施方式中, 3D NAND存储器件包括衬底和多个3D NAND存储串。 3D NAND存 储串中的每。

42、个3D NAND存储串包括使用二维材料形成的环形沟道层。 3D NAND存储器件还包 括围绕环形沟道层的多个环形电介质层和布置在衬底上的交替导体/电介质堆叠。 交替导 体/电介质堆叠的每个导体/电介质堆叠接触多个3D NAND存储串的一部分。 0047 特定实施方式的前述描述将如此揭露本领域技术人员通过应用在本领域的技术 内的知识可以在不过度实验的基础上, 容易修改和/或为各种应用改编这样的特定实施方 式的本公开内容的一般性质, 而不偏离本公开内容的一般概念。 因此, 基于在本文所提出的 教导和指导, 这样的改编和修改旨在为在所公开的实施方式的等效物的含义和范围内。 应 理解的是, 本文的用语。

43、或术语是为了描述而不是限制的目的, 使得本说明书的术语或用语 应由本领域技术人员按照教导和指导来解释。 0048 上面借助于说明所指定的功能及其关系的实现方式的功能构建块描述的本公开 内容的实施方式。 为了描述的方便, 这些功能构建块的界限在本文被任意限定。 可以限定可 选的界限, 只要所指定的功能及其关系被适当地执行。 0049 概述和摘要章节可以阐述如发明人设想的本公开内容的一个或多个但不是全部 示例性实施方式, 且因此并不意欲以任何方式限制本公开内容和所附权利要求。 0050 本公开内容的广度和范围不应由上文所述的示例性实施方式中的任一者限定, 但 应仅根据所附权利要求及其等效物所限定。 说明书 7/7 页 10 CN 111466026 A 10 图1 说明书附图 1/5 页 11 CN 111466026 A 11 图2 说明书附图 2/5 页 12 CN 111466026 A 12 图3 说明书附图 3/5 页 13 CN 111466026 A 13 图4 说明书附图 4/5 页 14 CN 111466026 A 14 图5 说明书附图 5/5 页 15 CN 111466026 A 15 。

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内容关键字: 具有 二维 材料 三维 存储 器件
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本文标题:具有二维材料的三维存储器件.pdf
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