失调消除电路、充电管理芯片和充电器.pdf

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1、(19)国家知识产权局(12)发明专利申请(10)申请公布号 (43)申请公布日 (21)申请号 202111396383.5(22)申请日 2021.11.23(71)申请人 圣邦微电子（北京）股份有限公司地址 100089 北京市海淀区西三环北路87号11层4-1106(72)发明人 刘晓琳易新敏李雅淑(74)专利代理机构 北京成创同维知识产权代理有限公司 11449专利代理师 蔡纯马陆娟(51)Int.Cl.H02J 7/00(2006.01)H02M 1/32(2007.01)H02M 3/07(2006.01)(54)发明名称失调消除电路、充电管理芯片和充电器(57)摘要本公开提供了。

2、一种失调消除电路、充电管理芯片和充电器，在该失调消除电路中，其输入级可以响应于时序控制信号的频率控制，将运放失调等效到运放(误差放大器)的差分输入端口，以及响应于该时序控制信号的电平转换，将偏置电流镜像输出成第一电流和第二电流；其输出级可以控制该第一电流和第二电流跟随该时序控制信号的电平转换，利用该时序控制信号的频率控制将运放失调等效到运放的差分输入端口，以在该时序控制信号的周期内输出电压的均值将等效的运放失调电压叠加抵消后生成输出电压，而该输出电压用于驱动导通充电管理芯片的充电路径，以此可以消除运放失调电压，从而提高了充电电流精度，降低功耗。权利要求书5页 说明书16页 附图7页CN 116。

3、154884 A2023.05.23CN 116154884 A1.一种用于充电管理芯片的失调消除电路，其特征在于，包括：输入级，所述输入级具有接入第一电压信号的第一输入端和接入第一参考电压信号的第二输入端，所述输入级响应于时序控制信号的频率控制，将运放失调等效到运放的差分输入端口，以及响应于所述时序控制信号的电平转换，将偏置电流镜像输出成第一电流和第二电流；输出级，所述输出级具有连接所述充电管理芯片电池输出端口的第三输入端和接入第二电压信号的第四输入端，所述输出级跟随所述时序控制信号的电平转换，根据所述第一电流和所述第二电流，生成将所述运放失调叠加消除后的输出电压，其中，所述第一电压信号表征。

4、所述充电管理芯片实际的电池充电电流，所述第一参考电压信号表征所述充电管理芯片预设的电池充电电流，所述输出电压用于驱动导通所述充电管理芯片的充电路径。2.根据权利要求1所述的失调消除电路，其特征在于，所述时序控制信号包括互为反向的第一时序信号和第二时序信号，所述输入级包括：第一斩波开关，所述第一斩波开关的第一输入端接入所述第一电压信号，第二输入端接入所述第一参考电压信号，且所述第一斩波开关的第一控制端接入所述第一时序信号，第二控制端接入所述第二时序信号；误差放大器，所述误差放大器的差分输入端口分别连接所述第一斩波开关的第一输出端和第二输出端。3.根据权利要求2所述的失调消除电路，其特征在于，所述。

5、第一斩波开关包括：第一开关管和第二开关管，所述第一开关管的第一端作为所述第一输出端，第二端作为所述第一输入端，控制端与所述第二开关管的控制端共同连接并作为所述第一控制端，所述第二开关管的第一端作为所述第二输出端，第二端所述第二输入端；第三开关管和第四开关管，所述第三开关管的第一端连接所述第二开关管的第一端，第二端连接所述第一开关管的第二端，控制端与所述第四开关管的控制端共同连接并作为所述第二控制端，所述第四开关管的第一端连接所述第一开关管的第一端，第二端连接所述第二开关管的第二端。4.根据权利要求3所述的失调消除电路，其特征在于，所述误差放大器包括：第一晶体管和第二晶体管，所述第一晶体管的第一。

6、端与所述第二晶体管的第一端共同连接，且二者的连接节点依次串联连接第三晶体管和第四晶体管到供电端，接入供电电压，所述第一晶体管的控制端作为所述误差放大器的第一差分输入端口，连接所述第二开关管的第一端，所述第二晶体管的控制端作为所述误差放大器的第二差分输入端口，连接所述第一开关管的第一端，所述第一晶体管的第二端依次串联连接第五晶体管和第六晶体管到地，所述第五晶体管的第二端连接所述第六晶体管的控制端，所述第二晶体管的第二端依次串联连接第七晶体管和第八晶体管到地，所述第七晶体管的第二端连接所述第八晶体管的控制端，且所述第五晶体管的控制端连接所述第七晶体管的控制端。5.根据权利要求4所述的失调消除电路，。

7、其特征在于，所述输入级还包括：第一电阻、第九晶体管和第十晶体管，所述第一电阻的第一端接入所述偏置电流，第二权利要求书1/5 页2CN 116154884 A2端依次串联所述第九晶体管和所述第十晶体管到地，所述第九晶体管的控制端连接所述第一电阻的第一端，且与所述第七晶体管的控制端连接，所述第十晶体管的控制端连接所述第一电阻和所述第九晶体管的连接节点；第十一晶体管和第十二晶体管，所述第十一晶体管的控制端和所述第十二晶体管的控制端共同连接所述第一电阻的第一端；第十三晶体管和第十四晶体管，所述第十三晶体管的第一端与所述第十四晶体管的第一端共同连接到地，所述第十三晶体管的控制端与所述第十二晶体管的控制端。

8、连接，所述第十四晶体管的控制端与所述第六晶体管的控制端连接。6.根据权利要求5所述的失调消除电路，其特征在于，所述输入级还包括：第二斩波开关，所述第二斩波开关的第五输入端连接所述第十三晶体管的第二端，第六输入端连接所述第十四晶体管的第二端，所述第二斩波开关的第三输出端连接所述第十一晶体管的第一端，第四输出端连接所述第十二晶体管的第一端，且所述第二斩波开关的第三控制端接入所述第二时序信号，第四控制端接入所述第一时序信号。7.根据权利要求6所述的失调消除电路，其特征在于，所述第二斩波开关包括：第五开关管和第六开关管，所述第五开关管的第一端作为所述第五输入端，第二端作为所述第四输出端，控制端与所述第。

9、六开关管的控制端共同连接并作为所述第三控制端，所述第六开关管的第一端作为所述第六输入端，第二端作为所述第三输出端；第七开关管和第八开关管，所述第七开关管的第一端连接所述第五开关管的第一端，第二端连接所述第六开关管的第二端，控制端与所述第八开关管的控制端共同连接并作为所述第四控制端，所述第八开关管的第一端连接所述第六开关管的第一端，第二端连接所述第五开关管的第二端。8.根据权利要求5或7所述的失调消除电路，其特征在于，所述输入级还包括：第十五晶体管、第十六晶体管和第二电阻，所述第十五晶体管的第一端连接所述第四晶体管的第一端，控制端连接所述第四晶体管的控制端，第二端依次串联连接所述第十六晶体管和所。

10、述第二电阻，且所述第十六晶体管和所述第二电阻的连接节点与所述第十五晶体管的控制端连接，所述第十六晶体管的控制端与所述第三晶体管的控制端连接；第十七晶体管和第十八晶体管，所述第十七晶体管的第一端连接所述第二电阻，第二端串联连接所述第十八晶体管到地，控制端连接所述第七晶体管的控制端，所述第十八晶体管的控制端连接所述第十晶体管的控制端。9.根据权利要求7所述的失调消除电路，其特征在于，所述输入级还包括：第十九晶体管和第二十晶体管，所述第十九晶体管的第一端连接所述第十一晶体管的第二端，第二端用以输出所述第一电流，控制端与所述第二十晶体管的控制端共同连接到供电端，所述第二十晶体管的第一端连接所述第十二晶。

11、体管的第二端，第二端用以输出所述第二电流。10.根据权利要求9所述的失调消除电路，其特征在于，所述输出级包括：第三电阻、第二十一晶体管和第二十二晶体管，所述第三电阻的第一端连接所述第十九晶体管的第二端，以及所述第二十一晶体管的控制端，所述第三电阻的第二端依次串联连接所述第二十一晶体管和所述第二十二晶体管到所述第四输入端，且所述第三电阻与所述第二十一晶体管的连接节点连接所述第二十二晶体管的控制端；权利要求书2/5 页3CN 116154884 A3第二十三晶体管和第二十四晶体管，所述第二十三晶体管和所述第二十四晶体管串联连接在所述第四输入端与所述失调消除电路的输出端之间，所述第二十三晶体管的控制。

12、端连接所述第二十二晶体管的控制端，所述第二十四晶体管的控制端连接所述第二十一晶体管的控制端；第二十五晶体管和第二十六晶体管，所述第二十五晶体管和所述第二十六晶体管串联连接在所述第二十四晶体管的第二端与所述第三输入端之间，且所述第二十四晶体管和所述第二十五晶体管的连接节点作为所述失调消除电路的输出端，用于提供所述输出电压。11.根据权利要求10所述的失调消除电路，其特征在于，所述输出级还包括：第四电阻、第二十七晶体管和第二十八晶体管，所述第四电阻的第一端连接所述第二十晶体管的第二端，以及所述第二十七晶体管的控制端，所述第四电阻的第二端依次串联连接所述第二十七晶体管和所述第二十八晶体管到所述第四输。

13、入端，且所述第四电阻与所述第二十七晶体管的连接节点连接所述第二十八晶体管的控制端；第二十九晶体管和第三十晶体管，所述第二十九晶体管的控制端连接所述第二十八晶体管的控制端，所述第三十晶体管的控制端连接所述第二十七晶体管的控制端；第五电阻、第三十一晶体管和第三十二晶体管，所述第五电阻的第一端连接所述第三十晶体管的第二端，以及所述第三十一晶体管的控制端，且所述第三十一晶体管的控制端与所述第二十五晶体管的控制端连接，所述第五电阻的第二端依次串联连接所述第三十一晶体管和所述第三十二晶体管到所述第三输入端，且所述第五电阻和所述第三十一晶体管的连接节点与所述第三十二晶体管的控制端连接，以及所述第三十二晶体管。

14、的控制端与所述第二十六晶体管的控制端连接。12.根据权利要求5所述的失调消除电路，其特征在于，所述输入级还包括：第十九晶体管和第二十晶体管，所述第十九晶体管的第一端连接所述第十一晶体管的第二端，第二端用以输出所述第一电流，控制端与所述第二十晶体管的控制端共同连接到供电端，所述第二十晶体管的第一端连接所述第十二晶体管的第二端，第二端用以输出所述第二电流。13.根据权利要求12所述的失调消除电路，其特征在于，所述输出级包括：第三电阻、第二十一晶体管和第二十二晶体管，所述第三电阻的第一端连接所述第十九晶体管的第二端，以及所述第二十一晶体管的控制端，所述第三电阻的第二端依次串联连接所述第二十一晶体管和。

15、所述第二十二晶体管到所述第四输入端，且所述第三电阻与所述第二十一晶体管的连接节点连接所述第二十二晶体管的控制端；第二十三晶体管和第二十四晶体管，所述第二十三晶体管和所述第二十四晶体管串联连接在所述第四输入端与所述失调消除电路的输出端之间，所述第二十三晶体管的控制端连接所述第二十二晶体管的控制端，所述第二十四晶体管的控制端连接所述第二十一晶体管的控制端；第六电阻、第二十五晶体管和第二十六晶体管，所述第六电阻的第一端作为第六输入端连接所述第二十四晶体管，第二端作为第四输出端依次串联连接所述第二十五晶体管和所述第二十六晶体管到所述第三输入端。14.根据权利要求13所述的失调消除电路，其特征在于，所述。

16、输出级还包括：第四电阻、第二十七晶体管和第二十八晶体管，所述第四电阻的第一端连接所述第二权利要求书3/5 页4CN 116154884 A4十晶体管的第二端，以及所述第二十七晶体管的控制端，所述第四电阻的第二端依次串联连接所述第二十七晶体管和所述第二十八晶体管到所述第四输入端，且所述第四电阻与所述第二十七晶体管的连接节点连接所述第二十八晶体管的控制端；第二十九晶体管和第三十晶体管，所述第二十九晶体管的控制端连接所述第二十八晶体管的控制端，所述第三十晶体管的控制端连接所述第二十七晶体管的控制端；第五电阻、第三十一晶体管和第三十二晶体管，所述第五电阻的第一端作为第五输入端连接所述第三十晶体管，第二。

17、端作为第三输出端依次串联连接所述第三十一晶体管和所述第三十二晶体管到所述第三输入端，且所述第三十一晶体管的控制端与所述第二十五晶体管的控制端连接，所述第三十二晶体管的控制端与所述第二十六晶体管的控制端连接。15.根据权利要求14所述的失调消除电路，其特征在于，所述时序控制信号还包括互为反向的第三时序信号和第四时序信号，所述输出级还包括：第二斩波开关，所述第二斩波开关的第五输入端连接所述第五电阻的第一端，第六输入端连接所述第六电阻的第一端，所述第二斩波开关的第三输出端连接所述第五电阻的第二端，第四输出端连接所述第六电阻的第二端，且所述第二斩波开关的第三控制端接入所述第三时序信号，第四控制端接入所。

18、述第四时序信号，以及通过输出节点提供所述输出电压。16.根据权利要求15所述的失调消除电路，其特征在于，所述第二斩波开关包括：第五开关管和第六开关管，所述第五开关管的第一端作为所述第五输入端，第二端与所述第六开关管的第二端连接，且二者的连接节点和所述第三十一晶体管的控制端连接，所述第五开关管的控制端作为所述第三控制端，所述第六开关管的第一端作为所述第六输入端，所述第六开关管的控制端作为所述第四控制端；第七开关管和第八开关管，所述第七开关管的第一端作为所述第三输出端，第二端与所述第八开关管的第二端连接，且二者的连接节点和所述第三十二晶体管的控制端连接，所述第七开关管的控制端连接所述第三控制端，所。

19、述第八开关管的第一端作为所述第四输出端，所述第八开关管的控制端连接所述第四控制端；第九开关管和第十开关管，所述第九开关管的第一端连接所述第五输入端，第二端与所述第十开关管的第二端连接，且二者的连接节点作为所述输出节点，以提供所述输出电压，其控制端与所述第八开关管的控制端连接，所述第十开关管的第一端连接所述第六输入端，控制端与所述第七开关管的控制端连接。17.根据权利要求16所述的失调消除电路，其特征在于，所述失调消除电路还包括：电平转换单元，所述电平转换单元分别与所述第三输入端和所述第四输入端，以及供电端连接，用于根据所述第二电压信号和电池电压生成所述第三时序信号和所述第四时序信号，以及根据所。

20、述供电电压和参考地电压生成所述第一时序信号和所述第二时序信号。18.根据权利要求12或17所述的失调消除电路，其特征在于，所述失调消除电路还包括：电荷泵，所述电荷泵的输入端作为所述第三输入端，连接所述充电管理芯片的电池输出端口，所述电荷泵的输出端作为所述第四输入端，用以提供直流稳压后的所述第二电压信号。19.根据权利要求12所述的失调消除电路，其特征在于，所述第一时序信号和所述第二权利要求书4/5 页5CN 116154884 A5时序信号的占空比为50。20.根据权利要求17所述的失调消除电路，其特征在于，所述第一时序信号和所述第二时序信号的占空比为50，所述第三时序信号和所述第四时序信号的。

21、占空比为50，且所述第一时序信号与所述第三时序信号的周期相同。21.根据权利要求19或20所述的失调消除电路，其特征在于，所述时序控制信号周期内提供的电压均值为失调消除后的所述输出电压。22.一种充电管理芯片，其特征在于，包括：功率晶体管；以及如权利要求121中任一项所述的失调消除电路，所述失调消除电路的输出端连接所述功率晶体管的控制端，用于在时序控制信号周期内提供失调消除后的输出电压，所述输出电压用于驱动导通所述功率晶体管连通的充电路径。23.一种充电器，其特征在于，包括：如权利要求22所述的充电管理芯片。权利要求书5/5 页6CN 116154884 A6失调消除电路、充电管理芯片和充电器。

22、技术领域0001本公开涉及集成电路技术领域，具体涉及一种失调消除电路、充电管理芯片和充电器。背景技术0002移动电源是一种集供电和充电功能于一体的便携式充电器，亦跟电子产品一样，一路走来也是经历了各种各样的发展，而整个移动电源最核心的充放电芯片每天都在升级换代进化，优胜略汰。随着移动设备的各种功能都趋向于大屏幕显示，但是又轻薄，消耗功耗大，长时间在外，设备电池容量不够，传统的5V USB适配器由于有限的输出能力，已经不能够满足现今的快速充放电需求了，各种快速充电方案也随着市场推陈出新。0003在现有的充电管理芯片(如BQ25895充电芯片)中，给电池充电时，需要通过控制内置的具有充电电流检测功。

23、能的晶体管(batfet)对电池进行充电。常用做法是通过控制系统供电端电压恒定，并在此基础上通过误差比较器比较实际充电电流ichg与充电基准vref_ichg的大小，以动态调节batfet的栅极电压，从而实现对充电电流的调节。0004输入失调电压是电压比较器的一个重要电性参数，其定义为使输出电压为规定值时，两输入端间所加的直流补偿电压。输入失调电压实际上反映了比较器内部电路的对称性，对称性越好，则输入失调电压越小。比较器电路失调的存在对于小信号的精密比较来说影响很大，因此需要采用电路技术进行补偿或者消除，以达到精确比较和信号处理的目的。0005传统的充电管理芯片采用的误差比较器具有失调电压高的。

24、缺点，这使得充电电流的精度较低，影响了芯片性能。发明内容0006为了解决上述技术问题，本公开提供了一种失调消除电路、充电管理芯片和充电器。0007一方面本公开提供了一种用于充电管理芯片的失调消除电路，其包括：0008输入级，该输入级具有接入第一电压信号的第一输入端和接入第一参考电压信号的第二输入端，该输入级响应于时序控制信号的频率控制，将运放失调等效到运放的差分输入端口，以及响应于前述时序控制信号的电平转换，将偏置电流镜像输出成第一电流和第二电流；0009输出级，该输出级具有连接该充电管理芯片电池输出端口的第三输入端和接入第二电压信号的第四输入端，该输出级跟随所述时序控制信号的电平转换，根据前。

25、述的第一电流和第二电流，生成将前述运放失调叠加消除后的输出电压，0010其中，前述的第一电压信号表征充电管理芯片实际的电池充电电流，前述的第一参考电压信号表征充电管理芯片预设的电池充电电流，前述的输出电压用于驱动导通充电管理芯片的充电路径。0011进一步地，前述的时序控制信号包括互为反向的第一时序信号和第二时序信号，说明书1/16 页7CN 116154884 A7前述输入级包括：0012第一斩波开关，该第一斩波开关的第一输入端接入前述第一电压信号，第二输入端接入前述第一参考电压信号，且前述第一斩波开关的第一控制端接入前述第一时序信号，第二控制端接入前述第二时序信号；0013误差放大器，该误差。

26、放大器的差分输入端口分别连接前述第一斩波开关的第一输出端和第二输出端。0014进一步地，前述的第一斩波开关包括：0015第一开关管和第二开关管，该第一开关管的第一端作为前述第一输出端，第二端作为前述第一输入端，控制端与前述第二开关管的控制端共同连接并作为前述第一控制端，该第二开关管的第一端作为前述第二输出端，第二端前述第二输入端；0016第三开关管和第四开关管，该第三开关管的第一端连接前述第二开关管的第一端，第二端连接前述第一开关管的第二端，控制端与前述第四开关管的控制端共同连接并作为前述第二控制端，该第四开关管的第一端连接前述第一开关管的第一端，第二端连接前述第二开关管的第二端。0017进一。

27、步地，前述的误差放大器包括：0018第一晶体管和第二晶体管，该第一晶体管的第一端与前述第二晶体管的第一端共同连接，且二者的连接节点依次串联连接第三晶体管和第四晶体管到供电端，接入供电电压，该第一晶体管的控制端作为前述误差放大器的第一差分输入端口，连接前述第二开关管的第一端，该第二晶体管的控制端作为前述误差放大器的第二差分输入端口，连接前述第一开关管的第一端，0019该第一晶体管的第二端依次串联连接第五晶体管和第六晶体管到地，第五晶体管的第二端连接前述第六晶体管的控制端，0020该第二晶体管的第二端依次串联连接第七晶体管和第八晶体管到地，第七晶体管的第二端连接前述第八晶体管的控制端，且该第五晶体。

28、管的控制端连接前述第七晶体管的控制端。0021进一步地，前述的输入级还包括：0022第一电阻、第九晶体管和第十晶体管，该第一电阻的第一端接入前述偏置电流，第二端依次串联第九晶体管和第十晶体管到地，该第九晶体管的控制端连接前述第一电阻的第一端，且与前述第七晶体管的控制端连接，该第十晶体管的控制端连接前述第一电阻和前述第九晶体管的连接节点；0023第十一晶体管和第十二晶体管，该第十一晶体管的控制端和前述第十二晶体管的控制端共同连接前述第一电阻的第一端；0024第十三晶体管和第十四晶体管，该第十三晶体管的第一端与第十四晶体管的第一端共同连接到地，该第十三晶体管的控制端与前述第十二晶体管的控制端连接，。

29、该第十四晶体管的控制端与前述第六晶体管的控制端连接。0025进一步地，前述的输入级还包括：0026第二斩波开关，该第二斩波开关的第五输入端连接前述第十三晶体管的第二端，第六输入端连接前述第十四晶体管的第二端，该第二斩波开关的第三输出端连接前述第十一晶体管的第一端，第四输出端连接前述第十二晶体管的第一端，且该第二斩波开关的第说明书2/16 页8CN 116154884 A8三控制端接入前述第二时序信号，第四控制端接入前述第一时序信号。0027进一步地，前述的第二斩波开关包括：0028第五开关管和第六开关管，该第五开关管的第一端作为前述第五输入端，第二端作为前述第四输出端，控制端与前述第六开关管的。

30、控制端共同连接并作为前述第三控制端，该第六开关管的第一端作为前述第六输入端，第二端作为前述第三输出端；0029第七开关管和第八开关管，该第七开关管的第一端连接前述第五开关管的第一端，第二端连接前述第六开关管的第二端，控制端与前述第八开关管的控制端共同连接并作为前述第四控制端，该第八开关管的第一端连接前述第六开关管的第一端，第二端连接前述第五开关管的第二端。0030进一步地，前述的输入级还包括：0031第十五晶体管、第十六晶体管和第二电阻，该第十五晶体管的第一端连接前述第四晶体管的第一端，控制端连接前述第四晶体管的控制端，第二端依次串联连接前述第十六晶体管和前述第二电阻，且该第十六晶体管和前述第。

31、二电阻的连接节点与前述第十五晶体管的控制端连接，前述第十六晶体管的控制端与前述第三晶体管的控制端连接；0032第十七晶体管和第十八晶体管，该第十七晶体管的第一端连接前述第二电阻，第二端串联连接前述第十八晶体管到地，控制端连接前述第七晶体管的控制端，该第十八晶体管的控制端连接前述第十晶体管的控制端。0033进一步地，前述的输入级还包括：0034第十九晶体管和第二十晶体管，该第十九晶体管的第一端连接前述第十一晶体管的第二端，第二端用以输出前述第一电流，控制端与前述第二十晶体管的控制端共同连接到供电端，该第二十晶体管的第一端连接前述第十二晶体管的第二端，第二端用以输出前述第二电流。0035进一步地，。

32、前述的输出级包括：0036第三电阻、第二十一晶体管和第二十二晶体管，该第三电阻的第一端连接前述第十九晶体管的第二端，以及该第二十一晶体管的控制端，前述第三电阻的第二端依次串联连接前述第二十一晶体管和前述第二十二晶体管到前述第四输入端，且前述第三电阻与前述第二十一晶体管的连接节点连接前述第二十二晶体管的控制端；0037第二十三晶体管和第二十四晶体管，该第二十三晶体管和前述第二十四晶体管串联连接在前述第四输入端与前述失调消除电路的输出端之间，该第二十三晶体管的控制端连接前述第二十二晶体管的控制端，该第二十四晶体管的控制端连接前述第二十一晶体管的控制端；0038第二十五晶体管和第二十六晶体管，该第二。

33、十五晶体管和前述第二十六晶体管串联连接在前述第二十四晶体管的第二端与前述第三输入端之间，且该第二十四晶体管和前述第二十五晶体管的连接节点作为前述失调消除电路的输出端，用于提供前述输出电压。0039进一步地，前述的输出级还包括：0040第四电阻、第二十七晶体管和第二十八晶体管，该第四电阻的第一端连接前述第二十晶体管的第二端，以及该第二十七晶体管的控制端，前述第四电阻的第二端依次串联连接前述第二十七晶体管和前述第二十八晶体管到前述第四输入端，且前述第四电阻与前述第二十七晶体管的连接节点连接前述第二十八晶体管的控制端；说明书3/16 页9CN 116154884 A90041第二十九晶体管和第三十晶。

34、体管，该第二十九晶体管的控制端连接前述第二十八晶体管的控制端，前述第三十晶体管的控制端连接前述第二十七晶体管的控制端；0042第五电阻、第三十一晶体管和第三十二晶体管，该第五电阻的第一端连接前述第三十晶体管的第二端，以及该第三十一晶体管的控制端，且前述第三十一晶体管的控制端与前述第二十五晶体管的控制端连接，前述第五电阻的第二端依次串联连接前述第三十一晶体管和前述第三十二晶体管到前述第三输入端，且该第五电阻和前述第三十一晶体管的连接节点与前述第三十二晶体管的控制端连接，以及该第三十二晶体管的控制端与前述第二十六晶体管的控制端连接。0043进一步地，前述的输入级还包括：0044第十九晶体管和第二十。

35、晶体管，该第十九晶体管的第一端连接前述第十一晶体管的第二端，第二端用以输出前述第一电流，控制端与前述第二十晶体管的控制端共同连接到供电端，该第二十晶体管的第一端连接前述第十二晶体管的第二端，第二端用以输出前述第二电流。0045进一步地，前述的输出级包括：0046第三电阻、第二十一晶体管和第二十二晶体管，该第三电阻的第一端连接前述第十九晶体管的第二端，以及该第二十一晶体管的控制端，前述第三电阻的第二端依次串联连接前述第二十一晶体管和前述第二十二晶体管到前述第四输入端，且前述第三电阻与前述第二十一晶体管的连接节点连接前述第二十二晶体管的控制端；0047第二十三晶体管和第二十四晶体管，该第二十三晶体。

36、管和前述第二十四晶体管串联连接在前述第四输入端与前述失调消除电路的输出端之间，该第二十三晶体管的控制端连接前述第二十二晶体管的控制端，该第二十四晶体管的控制端连接前述第二十一晶体管的控制端；0048第六电阻、第二十五晶体管和第二十六晶体管，该第六电阻的第一端作为第六输入端连接前述第二十四晶体管，第二端作为第四输出端依次串联连接前述第二十五晶体管和前述第二十六晶体管到前述第三输入端。0049进一步地，前述的输出级还包括：0050第四电阻、第二十七晶体管和第二十八晶体管，该第四电阻的第一端连接前述第二十晶体管的第二端，以及该第二十七晶体管的控制端，前述第四电阻的第二端依次串联连接前述第二十七晶体管。

37、和前述第二十八晶体管到前述第四输入端，且该第四电阻与前述第二十七晶体管的连接节点连接前述第二十八晶体管的控制端；0051第二十九晶体管和第三十晶体管，该第二十九晶体管的控制端连接前述第二十八晶体管的控制端，该第三十晶体管的控制端连接前述第二十七晶体管的控制端；0052第五电阻、第三十一晶体管和第三十二晶体管，该第五电阻的第一端作为第五输入端连接前述第三十晶体管，第二端作为第三输出端依次串联连接前述第三十一晶体管和前述第三十二晶体管到前述第三输入端，且该第三十一晶体管的控制端与前述第二十五晶体管的控制端连接，该第三十二晶体管的控制端与前述第二十六晶体管的控制端连接。0053进一步地，前述的时序控。

38、制信号还包括互为反向的第三时序信号和第四时序信号，前述输出级还包括：0054第二斩波开关，该第二斩波开关的第五输入端连接前述第五电阻的第一端，第六说明书4/16 页10CN 116154884 A10输入端连接前述第六电阻的第一端，该第二斩波开关的第三输出端连接前述第五电阻的第二端，第四输出端连接前述第六电阻的第二端，且该第二斩波开关的第三控制端接入前述第三时序信号，第四控制端接入前述第四时序信号，以及通过输出节点提供前述输出电压。0055进一步地，前述的第二斩波开关包括：0056第五开关管和第六开关管，该第五开关管的第一端作为前述第五输入端，第二端与前述第六开关管的第二端连接，且二者的连接节。

39、点和前述第三十一晶体管的控制端连接，该第五开关管的控制端作为前述第三控制端，该第六开关管的第一端作为前述第六输入端，该第六开关管的控制端作为前述第四控制端；0057第七开关管和第八开关管，该第七开关管的第一端作为前述第三输出端，第二端与前述第八开关管的第二端连接，且二者的连接节点和前述第三十二晶体管的控制端连接，该第七开关管的控制端连接前述第三控制端，该第八开关管的第一端作为前述第四输出端，前述第八开关管的控制端连接前述第四控制端；0058第九开关管和第十开关管，该第九开关管的第一端连接前述第五输入端，第二端与前述第十开关管的第二端连接，且二者的连接节点作为前述输出节点，以提供前述输出电压，其。

40、控制端与前述第八开关管的控制端连接，该第十开关管的第一端连接前述第六输入端，控制端与前述第七开关管的控制端连接。0059进一步地，前述的失调消除电路还包括：0060电平转换单元，该电平转换单元分别与前述第三输入端和前述第四输入端，以及供电端连接，用于根据前述第二电压信号和电池电压生成前述第三时序信号和前述第四时序信号，以及根据前述供电电压和参考地电压生成前述第一时序信号和前述第二时序信号。0061进一步地，前述的失调消除电路还包括：0062电荷泵，该电荷泵的输入端作为前述第三输入端，连接前述充电管理芯片的电池输出端口，该电荷泵的输出端作为前述第四输入端，用以提供直流稳压后的前述第二电压信号。0。

41、063进一步地，前述的第一时序信号和前述第二时序信号的占空比为50。0064进一步地，前述的第一时序信号和前述第二时序信号的占空比为50，前述第三时序信号和前述第四时序信号的占空比为50，且前述第一时序信号与前述第三时序信号的周期相同。0065进一步地，前述的时序控制信号周期内提供的电压均值为失调消除后的前述输出电压。0066另一方面本公开还提供了一种充电管理芯片，其包括：0067功率晶体管；以及0068如前所述的失调消除电路，该失调消除电路的输出端连接前述功率晶体管的控制端，用于在时序控制信号周期内提供失调消除后的输出电压，前述输出电压用于驱动导通前述功率晶体管连通的充电路径。0069另一方。

42、面本公开还提供了一种充电器，其包括：0070如前所述的充电管理芯片。0071本公开提供了一种失调消除电路、充电管理芯片和充电器，在该失调消除电路中，说明书5/16 页11CN 116154884 A11其输入级可以响应于时序控制信号的频率控制，将运放失调等效到运放的差分输入端口，以及响应于该时序控制信号的电平转换，将偏置电流镜像输出成第一电流和第二电流；其输出级，其输出级可以跟随该时序控制信号的电平转换，根据前述的第一电流和前述的第二电流，生成将运放失调叠加消除后的输出电压，而该输出电压用于驱动导通充电管理芯片的充电路径。利用时序控制信号在周期内输出电压的均值将等效的运放失调电压叠加抵消，以此。

43、可以消除运放失调电压，从而提高了充电电流精度，降低功耗。附图说明0072通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚。0073图1示出本公开实施例提供的用于充电管理芯片的失调消除电路的电路框图；0074图2示出图1所示失调消除电路在第一种实施方式中的电路结构图；0075图3示出图2所示失调消除电路中第一斩波开关的电路结构图；0076图4示出图2所示失调消除电路中第二斩波开关的电路结构图；0077图5示出图1所示失调消除电路在第二种实施方式中的电路结构图；0078图6示出图5所示失调消除电路中第一斩波开关的电路结构图；0079图7示出图5所示失调消除电路中。

44、第二斩波开关的电路结构图；0080图8示出图5所示实施方式里失调消除电路中的电平转换单元的结构示意图；0081图9示出图8所示电平转换单元输出各个时序信号的波形示意图；0082图10a示出本公开实施例提供的充电管理芯片的电路示意框图；0083图10b示出图10a中充电控制模块的部分结构示意图。具体实施方式0084为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的较佳实施例。但是，本公开可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本公开内容的理解更加透彻全面。0085除非另有定义，本文所使用的所有的技术和科学术语与属于。

45、本公开的技术领域的技术人员通常理解的含义相同。在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。0086下面，参照附图对本公开进行详细说明。0087图1示出本公开实施例提供的用于充电管理芯片的失调消除电路的电路框图，图2示出图1所示失调消除电路在第一种实施方式中的电路结构图，图3示出图2所示失调消除电路中第一斩波开关的电路结构图，图4示出图2所示失调消除电路中第二斩波开关的电路结构图。0088参考图1，本公开实施例提供了一种用于充电管理芯片的失调消除电路100，其包括：0089输入级110，该输入级110具有接入第一电压信号ichg的第一输入端A和接入第一参考。

46、电压信号Vref_ichg的第二输入端B，该输入级110响应于时序控制信号的频率控制，将运放失调等效到运放的差分输入端口，以及响应于前述时序控制信号(至少包括第一时序说明书6/16 页12CN 116154884 A12信号Clk和第二时序信号clkb)的电平转换，将偏置电流Ibn镜像输出成第一电流Ia和第二电流Ib；0090输出级120，该输出级具有连接前述充电管理芯片电池输出端口BAT的第三输入端和接入第二电压信号VPUMP的第四输入端，该输出级120跟随前述时序控制信号的电平转换，根据前述的第一电流Ia和第二电流Ib，生成将前述的运放失调叠加消除后的输出电压BATDRV，0091其中，该。

47、第一电压信号ichg表征前述的充电管理芯片实际的电池充电电流，该第一参考电压信号Vref_ichg表征前述的充电管理芯片预设的电池充电电流，该输出电压BATDRV则用于驱动导通该充电管理芯片的充电路径。0092进一步的，参考图2和图3，在本实施例的第一种实施方式中，前述的时序控制信号包括互为反向的第一时序信号Clk和第二时序信号Clkb，该输入级110包括：0093第一斩波开关111，该第一斩波开关111的第一输入端A接入第一电压信号ichg，第二输入端B接入第一参考电压信号Vref_ichg，且该第一斩波开关111的第一控制端接入第一时序信号Clk，第二控制端接入第二时序信号Clkb；009。

48、4误差放大器112，该误差放大器112的差分输入端口分别连接该第一斩波开关111的第一输出端C和第二输出端D。0095参考图3，在本实施方式中，该第一斩波开关111包括：0096第一开关管MS2和第二开关管MS3，该第一开关管MS2的第一端作为第一输出端C，第二端作为第一输入端A，控制端与第二开关管MS3的控制端共同连接并作为前述的第一控制端，该第二开关管MS3的第一端作为第二输出端D，第二端第二输入端B；0097第三开关管MS1和第四开关管MS4，该第三开关管MS1的第一端连接第二开关管MS3的第一端，第二端连接第一开关管MS2的第二端，控制端与该第四开关管MS4的控制端共同连接并作为前述的。

49、第二控制端，该第四开关管MS4的第一端连接第一开关管MS2的第一端，第二端连接第二开关管MS3的第二端。0098进一步的，在本实施方式中，该误差放大器112包括：0099第一晶体管MP1和第二晶体管MP2，该第一晶体管MP1的第一端与第二晶体管MP2的第一端共同连接，且二者的连接节点依次串联连接第三晶体管MP6和第四晶体管MP5到供电端，接入供电电压VDDA，该第一晶体管MP1的控制端作为该误差放大器112的第一差分输入端口，连接第二开关管MS3的第一端，该第二晶体管MP2的控制端作为该误差放大器112的第二差分输入端口，连接第一开关管MS2的第一端，0100该第一晶体管MP1的第二端依次串联。

50、连接第五晶体管MN9和第六晶体管MN7到地，该第五晶体管MN9的第二端连接第六晶体管MN7的控制端，0101该第二晶体管MP2的第二端依次串联连接第七晶体管MN10和第八晶体管MN8到地，该第七晶体管MN10的第二端连接第八晶体管MN8的控制端，且该第五晶体管MN9的控制端连接第七晶体管MN10的控制端。0102进一步的，参考图2和图4，在本实施方式中，该输入级110还包括：0103第一电阻R1、第九晶体管MN2和第十晶体管MN1，该第一电阻R1的第一端接入前述的偏置电流Ibn，第二端依次串联第九晶体管MN2和第十晶体管MN1到地，该第九晶体管MN2的控制端连接第一电阻R1的第一端，且与第七晶。