半导体装置及其制造方法.pdf

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1、(19)国家知识产权局(12)发明专利申请(10)申请公布号 (43)申请公布日 (21)申请号 202310315321.X(22)申请日 2023.03.28(30)优先权数据17/712,965 2022.04.04 US(71)申请人 台湾积体电路制造股份有限公司地址 中国台湾新竹市新竹科学工业园区力行六路八号(72)发明人 杨詠竣吕惟皓刘威民舒丽丽李啟弘杨育佳(74)专利代理机构 北京律诚同业知识产权代理有限公司 11006专利代理师 徐金国(51)Int.Cl.H01L 29/06(2006.01)H01L 29/78(2006.01)H01L 21/336(2006.01)(54。

2、)发明名称半导体装置及其制造方法(57)摘要一种半导体装置及其制造方法，半导体装置包含在基材上的第一纳米结构及与第一纳米结构相邻的第一源极/漏极区域。第一源极/漏极区域包含覆盖第一纳米结构的第一侧壁的第一磊晶层。第一磊晶层具有第一浓度的第一掺质。在剖面视图中，相对于第一纳米结构的第一侧壁，第一磊晶层具有圆凸状轮廓。在剖面视图中，第一源极/漏极区域还包含覆盖第一磊晶层的圆凸状轮廓的第二磊晶层。第二磊晶层具有第二浓度的第一掺质，且第二浓度不同于第一浓度。权利要求书2页 说明书21页 附图39页CN 116504807 A2023.07.28CN 116504807 A1.一种半导体装置，其特征在于。

3、，包含：一第一纳米结构，在一基材上，其中该第一纳米结构包含一第一通道区域；以及一第一源极/漏极区域，与该第一纳米结构相邻，其中该第一源极/漏极区域包含：一第一磊晶层，覆盖该第一纳米结构的一第一侧壁，其中该第一磊晶层具有一第一浓度的一第一掺质，在一剖面视图中，相对于该第一纳米结构的该第一侧壁，该第一磊晶层具有一圆凸状轮廓；及一第二磊晶层，在该剖面视图中，覆盖该第一磊晶层的该圆凸状轮廓，其中该第二磊晶层具有一第二浓度的该第一掺质，且该第二浓度不同于该第一浓度。2.如权利要求1所述的半导体装置，其特征在于，该第一掺质为磷，且该第二浓度大于该第一浓度。3.如权利要求1所述的半导体装置，其特征在于，该第。

4、一掺质为砷，且该第二浓度小于该第一浓度。4.如权利要求1所述的半导体装置，其特征在于，还包含：一内间隙壁，在该第一纳米结构及该基材之间，其中该第一磊晶层延伸在该内间隙壁的一侧壁的一第一部分上。5.如权利要求1所述的半导体装置，其特征在于，该第一磊晶层的一第一厚度是以该第一纳米结构的一中点处的该第一磊晶层所量测，该第一磊晶层的一第二厚度是以与该第一纳米结构的一顶表面等高的一点处的该第一磊晶层所量测，且该第二厚度相对于该第一厚度的一比值为0.7至1.0。6.一种半导体装置，其特征在于，包含：一第一纳米结构，在一基材上；一第二纳米结构，在该基材上；以及一第一源极/漏极区域，在该第一纳米结构及该第二纳。

5、米结构之间，该第一源极/漏极区域包含：一第一磊晶层，具有一第一部分及一第二部分，其中该第一磊晶层的该第一部分覆盖该第一纳米结构的一第一侧壁，该第一磊晶层的该第二部分覆盖该第二纳米结构的一第二侧壁，该第一磊晶层的该第一部分的一第一厚度是在该第一纳米结构的一中点量测，该第一磊晶层的一第二厚度是在与该第一纳米结构的一顶表面等高的一点量测，且该第二厚度相对于该第一厚度的一比值为0.7至1.0；及一第二磊晶层，在该第一磊晶层的该第一部分及该第一磊晶层的该第二部分之间。7.如权利要求6所述的半导体装置，其特征在于，在一剖面视图中，相对于该第一纳米结构的该第一侧壁，该第一磊晶层的该第一部分具有一圆凸状轮廓，。

6、且在该剖面视图中，相对于该第二纳米结构的该第二侧壁，该第一磊晶层的该第二部分具有一圆凸状轮廓。8.如权利要求6所述的半导体装置，其特征在于，该第一磊晶层具有一第一尖峰浓度的一第一掺质物质，该第二磊晶层具有一第二尖峰浓度的该第一掺质物质，且该第二尖峰浓度是该第一尖峰浓度的百分之50或更小。9.一种半导体装置的制造方法，其特征在于，包含：形成一第一纳米结构在一基材上；蚀刻一凹槽穿过该第一纳米结构；权利要求书1/2 页2CN 116504807 A2以一第一含硅前驱物形成一第一磊晶层在该凹槽内，其中该第一磊晶层包含在该第一纳米结构的一侧壁上的一第一部分，且在一剖面视图中，该第一部分具有一圆凸状轮廓；。

7、以及以一第二含硅前驱物形成一第二磊晶层在该第一磊晶层上。10.如权利要求9所述的半导体装置的制造方法，其特征在于，该形成该第一磊晶层的步骤还包含：流动一含氯前驱物，其中该第一含硅前驱物的一流速相对于该含氯驱物的一流速的一比值为10至15。权利要求书2/2 页3CN 116504807 A3半导体装置及其制造方法技术领域0001本揭露是关于一种半导体装置及其制造方法，特别是关于一种纳米结构场效晶体管及其制造方法。背景技术0002半导体装置是用于各种电子应用中，例如个人电脑、手机、数字相机及其他电子设备。半导体装置的制造一般是通过连续地沉积绝缘层或介电层、导电层及半导体层的材料在半导体基材上，并利。

8、用微影来图案化各种材料层，以形成于其上的电路组件及元件。0003半导体工业通过最小特征尺寸的持续缩减而继续优化各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，其使得更多组件整合至给定区域中。然而，随着最小特征尺寸的减少，须处理额外产生的问题。发明内容0004本揭露的一态样是提供一种半导体装置，其是包含：在基材上的第一纳米结构，第一纳米结构包含第一通道区域；以及与第一纳米结构相邻的第一源极/漏极区域，第一源极/漏极区域包含：覆盖第一纳米结构的第一侧壁的第一磊晶层，第一磊晶层具有第一浓度的第一掺质，在剖面视图中，相对于第一纳米结构的第一侧壁，第一磊晶层具有圆凸状轮廓；及在剖面视图中。

9、，覆盖第一磊晶层的圆凸状轮廓的第二磊晶层，第二磊晶层具有第二浓度的第一掺质，且第二浓度不同于第一浓度。0005本揭露的另一态样是提供一种半导体装置，其是包含：在基材上的第一纳米结构；在基材上的第二纳米结构；以及在第一纳米结构及第二纳米结构之间的第一源极/漏极区域，第一源极/漏极区域包含：第一磊晶层，其具有第一部分及第二部分，第一磊晶层的第一部分覆盖第一纳米结构的第一侧壁，第一磊晶层的第二部分覆盖第二纳米结构的第二侧壁，该第一磊晶层的该第一部分的第一厚度是在第一纳米结构的中点量测，第一磊晶层的第二厚度是在与第一纳米结构的顶表面等高的一点量测，且第二厚度相对于第一厚度的比值为0.7至1.0；及在第。

10、一磊晶层的第一部分及第一磊晶层的第二部分之间的第二磊晶层。0006本揭露的再一态样是提供一种半导体装置的制造方法，其是包含形成第一纳米结构在基材上；蚀刻凹槽穿过第一纳米结构；以第一含硅前驱物形成第一磊晶层在凹槽内，第一磊晶层包含在第一纳米结构的侧壁上的第一部分，且在剖面视图中，第一部分具有圆凸状轮廓；以及以第二含硅前驱物形成第二磊晶层在第一磊晶层上。附图说明0007根据以下详细说明并配合附图阅读，使本揭露的态样获致较佳的理解。需注意的是，如同业界的标准作法，许多特征并不是按照比例绘示的。事实上，为了进行清楚讨论，许多特征的尺寸可以经过任意缩放。0008图1是绘示根据一些实施例的一具体例的纳米结。

11、构场效晶体管(nanostructure 说明书1/21 页4CN 116504807 A4fieldeffect transistors，nanoFETs)的三维视图；0009图2、图3、图4、图5A、图5B、图5C、图6A、图6B、图6C、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图19A、图19B、图19C、图20A、图20B、图20C、图21A、图21B、图21C、图22A、图2。

12、2B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B及图25C是绘示根据一些实施例的制造纳米结构场效晶体管的中间阶段的剖面视图；0010图16是绘示根据一些实施例的接面泄漏以磊晶层的厚度为函数的示意图；0011图17是绘示根据一些实施例的磊晶层厚度的比例以含氯前驱物的流动速率为函数；0012图18是绘示根据一些实施例的在源极/漏极区域中的掺质物质的分布；0013图26及图27是绘示根据一些实施例的在制造纳米结构场效晶体管的中间阶段的剖面视图。0014【符号说明】001550:基材001650A:区域001750N:n型区域001850P:p型区域001。

13、952:多层堆叠002054:第一半导体层002156:第二半导体层002258:罩幕002362:半导体鳍片002464:纳米结构002566:纳米结构002668:通道区域002772:隔离区域002874:牺牲层002976:牺牲间隙壁003078A:衬垫003178B:填充材料003280:介电覆盖层003382:绝缘鳍片003484:虚拟栅极层003586:罩幕层003694:虚拟栅极003796:罩幕003898:栅极间隙壁0039104:源极/漏极凹槽说明书2/21 页5CN 116504807 A50040106:内间隙壁0041108:磊晶源极/漏极区域0042108A:衬层。

14、0043108B:主层0044108C:修饰层0045112:接触蚀刻中止层0046114:第一层间介电质0047116:凹槽0048118,120:开口0049124:栅极介电层0050126:栅极电极层0051130:栅极结构0052132:隔离区域0053134:蚀刻停止层0054136:第二层间介电质0055142:栅极接点0056144:源极/漏极接点0057146:金属半导体合金区域0058202:箭头0059AA,BB,CC:剖面0060H1:高度0061T1,T2:厚度0062S1,S2:掺质物质具体实施方式0063以下揭露提供许多不同实施例或例示，以实施发明的不同特征。以下叙。

15、述的成份和排列方式的特定例示是为了简化本揭露。这些当然仅是做为例示，其目的不在构成限制。举例而言，第一特征形成在第二特征之上或上方的描述包含第一特征和第二特征有直接接触的实施例，也包含有其他特征形成在第一特征和第二特征之间，以致第一特征和第二特征没有直接接触的实施例。除此之外，本揭露在各种具体例中重复参考数值及/或字母。此重复的目的是为了使说明简化且清晰，并不表示各种讨论的实施例及/或配置之间有关系。0064再者，空间相对性用语，例如“下方(beneath)”、“在之下(below)”、“低于(lower)”、“在之上(above)”、“高于(upper)”等，是为了易于描述附图中所绘示的元素。

16、或特征和其他元素或特征的关系。空间相对性用语除了附图中所描绘的方向外，还包含元件在使用或操作时的不同方向。装置可以其他方式定向(旋转90度或在其他方向)，而本文所用的空间相对性描述也可以如此解读。0065在各种实施例中，源极/漏极区域的第一磊晶层是形成在纳米结构的侧壁上，以具有圆凸状轮廓。圆凸状轮廓层使得第一磊晶层在纳米结构的角落具有增加的厚度。第一磊晶层的圆凸状轮廓可通过磊晶成长而达成，其是在第一磊晶层的磊晶成长过程中，利用低说明书3/21 页6CN 116504807 A6流动速率的含蚀刻剂前驱物，增加在纳米结构的角落的第一磊晶层的厚度有助于减少掺质自后续形成的源极/漏极区域的磊晶层至纳米。

17、结构的接面泄漏(junction leakage)。0066实施例是以特定框架来说明，其是包含纳米结构场效晶体管的晶粒。然而，可实施各种实施例至包含取代或结合纳米结构场效晶体管的其他类型的晶体管例如鳍式场效晶体管(fin fieldeffect transistors，finFETs)、平面晶体管等的晶粒。0067图1是绘示根据一些实施例的纳米结构场效晶体管(nanostructure fieldeffect transistors，nanoFETs)66(例如纳米线场效晶体管、纳米片场效晶体管等)的具体例。图1是三维视图，其为了清晰易懂，纳米结构场效晶体管的一些特征是被省略。纳米结构场效晶体。

18、管可为纳米片场效晶体管(nanosheet fieldeffect transistors，NSFETs)、纳米线场效晶体管(nanowire fieldeffect transistors，NWFETs)、环绕式栅极场效晶体管(gateallaround fieldeffect transistors，GAAFETs)等。0068纳米结构场效晶体管包含在基材50上的半导体鳍片62上的纳米结构66(例如纳米片、纳米线等)，其中纳米结构66是做为纳米结构场效晶体管的通道区域。纳米结构66可包含p型纳米结构、n型纳米结构或其组合。隔离区域72例如浅沟渠隔离(shallow trench isola。

19、tion，STI)区域是设置在相邻半导体鳍片62之间，其可自相邻隔离区域72之间突出至相邻隔离区域72上。虽然隔离区域72是描述/绘示为与基材50分开，如本文所述的用语“基材”可表示单独的半导体基材或半导体基材与隔离区域的组合。除此之外，虽然半导体鳍片62的底部部分是绘示为与基材50分开，半导体鳍片62的底部部分可为单一且与基材50连续的材料。在本说明书中，半导体鳍片62表示自相邻隔离区域72之间并延伸至相邻隔离区域70上的部分。0069栅极结构130是在半导体鳍片62及的顶表面上，并沿着纳米结构66的顶表面、侧壁及底表面。磊晶源极/漏极区域108是设置在栅极结构130的相对侧的半导体鳍片62。

20、上。磊晶源极/漏极区域108是分配在各个半导体鳍片62之间。举例而言，相邻的磊晶源极/漏极区域108可电性连接，例如通过以相同的源极/漏极接点连接磊晶源极/漏极区域108。0070绝缘鳍片82(亦称为混合鳍片或介电鳍片)是设置在隔离区域72上，且在相邻磊晶源极/漏极区域108之间。绝缘鳍片82阻止磊晶成长，以防止在磊晶成长过程中接合一些磊晶源极/漏极区域108。举例而言，绝缘鳍片82可形成在元件边界，以分开相邻元件的磊晶源极/漏极区域108。0071图1进一步绘示用于后续附图中的参考剖面。剖面AA 是沿着半导体鳍片62的纵轴，且在例如纳米结构场效晶体管的磊晶源极/漏极区域108之间的电流方向上。

21、。剖面BB是沿着栅极结构130的纵轴，且在例如垂直于纳米结构场效晶体管的磊晶源极/漏极区域108之间的电流方向上。剖面CC 是平行于剖面BB，并延伸穿过纳米结构场效晶体管的磊晶源极/漏极区域108。为了清晰易懂，后续附图是参考这些参考剖面。0072图2、图3、图4、图5A、图5B、图5C、图6A、图6B、图6C、图7A、图7B、图7C、图8A、图8B、图8C、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图19A、图19B、图19C、图2。

22、0A、图20B、图20C、图21A、图21B、图21C、图22A、图22B、图22C、图23A、图23B、图23C、图24A、图24B、图24C、图25A、图25B及图25C是绘示根据一些实施例的制造纳米结构场效晶体管的中间阶段的视图。图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图说明书4/21 页7CN 116504807 A715B、图15C、图19A、图20A、图21A、图22A、图23A、图24A及图25A是沿着相似于图1中的参考剖面AA 的剖面视图。图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、。

23、图14B、图19B、图20B、图21B、图22B、图23B、图24B及图25B是沿着相似于图1中的参考剖面BB 的剖面视图。图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C、图13C、图14C、图19C、图20C、图21C、图22C、图23C、图24C及图25C是沿着相似于图1中的参考剖面CC 的剖面视图。0073在图2中，基材50是提供以形成纳米结构场效晶体管。基材50可为半导体基材、例如主体半导体、绝缘体上覆半导体(semiconductoroninsulator，SOI)基材等，其可为掺杂(例如以p型或n型杂质)或未掺杂。基材50可为晶圆，例如硅晶圆。一般而言，SOI。

24、基材是形成在绝缘层上的半导体材料层。绝缘层可为例如埋入氧化层(buried oxide，BOX)、氧化硅层等。绝缘层是提供在基材上，一般为硅或玻璃基材。也可使用其他基材，例如多层或梯度基材。在一些实施例中，基材50的半导体材料可包含硅；锗；包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟的化合物半导体；包含硅锗、磷砷化镓、砷化铟铝、砷化铝镓、砷铟化镓、磷化铟镓及/或磷铟砷化镓的合金半导体；及其组合等。0074基材50具有n型区域50N及p型区域50P。n型区域50N可用以形成n型装置，例如NMOS晶体管(如n型纳米结构场效晶体管)，而p型区域50P可用以形成p型装置，例如PMOS晶体管(。

25、如p型纳米结构场效晶体管)。n型区域50N是实体上与p型区域50P分开(未分别绘示)，且任意数量的装置特征(例如其他主动装置、掺杂区域、隔离结构等)是设置在n型区域50N及p型区域50P之间。虽然是绘示一个n型区域50N及一个p型区域50P，可提供任意数量的n型区域50N及p型区域50P。0075基材50是以p型或n型杂质轻掺杂。防穿通(antipunchthrough，APT)布植是在基材50的上部部分上进行，以形成防穿通区域。在防穿通布植过程中，杂质可植入基材50内。杂质具有的导电型态是与源极/漏极区域在后续n型区域50N及p型区域50P的每一者内形成的导电型态相反。防穿通区域可延伸在纳米。

26、结构场效晶体管内的源极/漏极区域下。防穿通区域可用以减少从源极/漏极区域至基材50的漏电。在一些实施例中，在防穿通区域内的杂质浓度可在1018cm3至1019cm3的范围内。0076多层堆叠52是形成在基材50上。多层堆疉52包含交替的第一半导体层54及第二半导体层56。第一半导体层54是由第一半导体材料所组成，而第二半导体层56是由第二半导体材料所组成。半导体材料的每一者是选自基材50的候选半导体材料。在绘示的实施例中，多层堆叠52包含各三层的第一半导体层54及第二半导体层56。须理解的是，多层堆叠52包含任何数量的第一半导体层54及第二半导体层56。举例而言，多层堆叠52可包含一至十层的第。

27、一半导体层54及第二半导体层56。0077在绘示的实施例中，且会在后续更详细说明，第一半导体层54会被移除，且第二半导体层56会被图案化，以形成在n型区域50N及p型区域50P二者内的纳米结构场效晶体管的通道区域。第一半导体层54为牺牲层(或虚拟层)，其会在后续工艺中被移除，以暴露出第二半导体层56的顶表面及底表面。第一半导体层54的第一半导体材料是具有相对于蚀刻第二半导体层56的高蚀刻选择性的材料，例如硅锗。第二半导体层56的第二半导体材料是对n型装置及p型装置皆适合的材料，例如硅。0078在另一实施例中(未分别绘示)，第一半导体层54会被图案化以形成在一区域(例如p型区域50P)的纳米结构。

28、场效晶体管的通道区域，而第二半导体层56会被图案化以形成说明书5/21 页8CN 116504807 A8在另一区域(例如n型区域50N)的纳米结构场效晶体管的通道区域。第一半导体层54的第一半导体材料可为适合p型装置的材料，例如硅锗(例如SixGe1x，其中x的范围为0至1)、纯锗、IIIV族化合物半导体、IIVI族化合物半导体等。第二半导体层56的第二半导体材料可为适合n型装置的材料，例如硅、碳化硅、IIIV族化合物半导体、IIVI族化合物半导体等。第一半导体材料及第二半导体材料可具有相对于蚀刻彼此的高蚀刻选择性，故在n型区域50N内，可移除第一半导体层54，而不移除第二半导体层56，且在。

29、p型区域50P内，可移除第二半导体层56，而不移除第一半导体层54。0079在图3中，沟槽是在基材50及多层堆叠52内被图案化，以形成半导体鳍片62、纳米结构64及纳米结构66。半导体鳍片62是在基材50内被图案化的半导体条。纳米结构64及纳米结构66分别包含第一半导体层54及第二半导体层56的剩余部分。沟槽可通过任何合适的蚀刻工艺而被图案化，例如反应性离子蚀刻(reactive ion etch，RIE)、中性粒子束蚀刻(neutral beam etch，NBE)、相似者或前述的组合。蚀刻可为异向性。0080半导体鳍片62、纳米结构64及纳米结构66可通过任何合适的方法来被图案化。举例而言。

30、，半导体鳍片62、纳米结构64及纳米结构66可利用一或多个光微影工艺而被图案化，其包含双重成像(doublepatterning)或多重成像(multipatterning)工艺。一般而言，双重成像或多重成像工艺结合光微影及自对准工艺，使图案被制作为例如间距小于利用单一且直接的光微影工艺所获得之间距。举例而言，在一实施例中，牺牲层是形成在基材上，并利用光微影工艺来图案化。间隙壁是利用自对准工艺而形成为沿着被图案化的牺牲层。然后，牺牲层被移除，接着剩余的间隙壁可用做罩幕58，以图案化半导体鳍片62、纳米结构64及纳米结构66。0081在一些实施例中，半导体鳍片62、纳米结构64及纳米结构66的每。

31、一者的宽度范围为8nm至40nm。在绘示的实施例中，半导体鳍片62、纳米结构64及纳米结构66在n型区域50N及p型区域50P具有实质相等的宽度。在另一实施例中，在一区域(例如n型区域50N)内的半导体鳍片62、纳米结构64及纳米结构66是比在另一区域(例如p型区域50P)内的半导体鳍片62、纳米结构64及纳米结构66更宽或更窄。再者，当半导体鳍片62、纳米结构64及纳米结构66的每一者是绘示为具有一致的宽度，在一些实施例中，半导体鳍片62、纳米结构64及/或纳米结构66可具有锥形的侧壁，以使半导体鳍片62、纳米结构64及纳米结构66的每一者以朝着基材50的方向连续地增加。在此实施例中，纳米结。

32、构64及纳米结构66的每一者可具有不同的宽度及梯形形状。0082在图4中，浅沟渠隔离区域72是形成在基材50上且在相邻半导体鳍片62之间。浅沟渠隔离区域72是设置在半导体鳍片62的至少一部分周围，以使纳米结构64及纳米结构66自相邻浅沟渠隔离区域72之间突出。在绘示的实施例中，浅沟渠隔离区域72的顶表面是低于半导体鳍片62的顶表面。在一些实施例中，浅沟渠隔离区域72的顶表面是在半导体鳍片62的顶表面之上或共平面(在工艺变化中)。0083浅沟渠隔离区域72可通过任何合适的方法来形成。举例而言，绝缘材料可形成在基材50、纳米结构64及纳米结构66上且在相邻半导体鳍片62之间。绝缘材料可为氧化物(例。

33、如氧化硅)、氮化物(例如氮化硅)、相似者或前述的组合，其可通过化学气相沉积工艺来形成，例如高密度电浆化学气相沉积(high density plasma CVD，HDPCVD)、流动式化学气相沉积(flowable chemical vapor deposition，FCVD)、相似者或前述的组合。可使用通过任说明书6/21 页9CN 116504807 A9何合适的工艺所形成的其他绝缘材料。在一些实施例中，绝缘材料是由流动式化学气相沉积所形成的氧化硅。绝缘材料一形成时，可进行退火工艺。在一实施例中，绝缘材料是形成为使过量的绝缘材料覆盖纳米结构64及纳米结构66。虽然浅沟渠隔离区域72的每一者。

34、是绘示为单层，一些实施例可使用多层。举例而言，在一些实施例中，衬垫(未分别绘示)可先沿着基材50、半导体鳍片62、纳米结构64及纳米结构66的表面形成。然后，例如前述的填充材料可形成在衬垫上。0084接着，对绝缘材料施以移除工艺，以移除在纳米结构64及纳米结构66上的过量绝缘材料。在一些实施例中，可使用平坦化工艺，例如化学机械研磨(chemical mechanical polish，CMP)、回蚀工艺、前述的组合等。在一些实施例中，平坦化工艺可暴露出罩幕58或移除罩幕58。在平坦化工艺之后，绝缘材料及罩幕58(若存在的话)或纳米结构64及纳米结构66的顶表面是共平面(在工艺变化中)。因此，罩。

35、幕58(若存在的话)或纳米结构64及纳米结构66的顶表面是通过绝缘材料而被暴露。接着，绝缘材料是被凹陷，以形成浅沟渠隔离区域72。绝缘材料是被凹陷，以使纳米结构64及纳米结构66的至少一部分自相邻的绝缘材料的部分之间突出。再者，浅沟渠隔离区域72的顶表面可通过施加适当的蚀刻而具有如绘示的平坦表面、凸面、凹面(例如碟状)或前述的组合。绝缘材料可利用任何合适的蚀刻工艺而被凹陷，例如对绝缘材料的材料有选择性的(例如相对于半导体鳍片62、纳米结构64及纳米结构66的材料，选择性地以较快的速率蚀刻浅沟渠隔离区域72的绝缘材料)。举例而言，可利用稀释氢氟酸(dilute hydrofluoric acid。

36、)(dHF)做为蚀刻剂进行氧化物的移除。0085前述工艺仅为半导体鳍片62、纳米结构64及纳米结构66如何形成的一具体例。在一些实施例中，半导体鳍片62及/或纳米结构64、纳米结构66可利用罩幕及磊晶成长工艺来形成。举例而言，介电层可形成在基材50的顶表面上，且沟槽可被蚀穿过介电层，以暴露出下层的基材50。磊晶结构可磊晶成长在沟槽内，且介电层可被凹陷，以使磊晶结构自介电层突出而形成半导体鳍片62及/或纳米结构64、纳米结构66。磊晶结构可包含交替的前述半导体材料，例如第一半导体材料及第二半导体材料。在磊晶结构是磊晶成长的一些实施例中，磊晶成长的材料可在成长期间被原位掺杂，其可排除之前及/或之后。

37、的布植，然而原位及布植掺杂可一起使用。0086再者，适当的阱区(未分别绘示)可形成在纳米结构64、纳米结构66、半导体鳍片62及/或基材50中。阱区的导电型态是与源极/漏极区域的导电型态相反，其中源极/漏极区域是于后续形成在n型区域50N及p型区域50P的每一者内。在一些实施例中，p型阱是形成在n型区域50N内，而n型阱是形成在p型区域50P内。在一些实施例中，p型阱或n型阱是形成在n型区域50N及p型区域50P二者内。0087在具有不同阱型态的实施例中，对n型区域50N及p型区域50P的不同布植步骤可利用例如光阻的罩幕(未分别绘示)而达成。举例而言，光阻是形成在n型区域50N内的半导体鳍片6。

38、2、纳米结构64、纳米结构66及浅沟渠隔离区域72上。光阻是被图案化，以暴露出p型区域50P。光阻可通过利用旋涂技术形成，且可利用合适的光微影技术而被图案化。一旦光阻被图案化，在p型区域50P内可进行n型杂质布植，而光阻可做为罩幕以实质防止n型杂质被植入n型区域50N中。n型杂质可为磷、砷、锑等，其植入区域内的浓度范围为1013cm3至1014cm3。在布植之后，光阻可被移除，例如通过任何合适的灰化工艺。0088接续或在p型区域50P的布植之前，例如光阻的罩幕(未分别绘示)是形成在p型区说明书7/21 页10CN 116504807 A10域50P内的半导体鳍片62、纳米结构64、纳米结构66。

39、及浅沟渠隔离区域72上。光阻是被图案化，以暴露出n型区域50N。光阻可通过利用旋涂技术形成，且可利用合适的光微影技术而被图案化。一旦光阻被图案化，在n型区域50N内可进行p型杂质布植，而光阻可做为罩幕以实质防止p型杂质被植入p型区域50P中。p型杂质可为硼、氟化硼、铟等，其植入区域内的浓度范围为1013cm3至1014cm3。在布植之后，光阻可被移除，例如通过任何合适的灰化工艺。0089在n型区域50N及p型区域50P的布植之后，可进行退火，以修复布植破坏并活化被植入的p型及/或n型杂质。在磊晶结构是磊晶成长为半导体鳍片62、纳米结构64及/或纳米结构66的一些实施例中，成长材料可在成长期间被。

40、原位掺杂，其可排除布植，然而原位及布植掺杂可一起使用。0090图5A至图15C及图19A至图25C是绘示在制造实施例装置中的各种额外步骤。图5A至图14C及图19A至图25C是绘示在n型区域50N及p型区域50P二者的一者中的特征。举例而言，绘示的结构可应用到n型区域50N及p型区域50P二者中。在n型区域50N及p型区域50P的结构内的差异(若有任何差异)是依随附的每一个附图说明来解释。如下文中的详细说明，绝缘鳍片82会形成在半导体鳍片62之间。图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图15B、图15C、图19A、图20A、图21A。

41、、图22A、图23A、图24A及图25A是绘示半导体鳍片62及形成于其上的结构。图5B、图5C、图6B、图6C、图7B、图7C、图8B、图8C、图9B、图9C、图10B、图10C、图11B、图11C、图12B、图12C、图13B、图13C、图14B、图14C、图19B、图19C、图20B、图20C、图21B、图21C、图22B、图22C、图23B、图23C、图24B、图24C、图25B及图25C的每一者是绘示二个半导体鳍片62及在各别剖面中，设置在二个半导体鳍片62之间的绝缘鳍片82及浅沟渠隔离区域72的部分。0091在图5A至图5C中，牺牲层74是共形地形成在罩幕58(若存在的话)、半导体鳍。

42、片62、纳米结构64及纳米结构66及浅沟渠隔离区域72上。牺牲层74可由半导体材料(例如选自基材50的候选半导体材料的一者)所组成，其可通过例如气相磊晶(vapor phase epitaxy，VPE)或分子束磊晶(molecular beam epitaxy，MBE)的工艺来成长、通过例如化学气相沉积(chemical vapor deposition，CVD)或原子层沉积(atomic layer deposition，ALD)的工艺沉积等。举例而言，牺牲层74可由硅或硅锗所组成。0092在图6A至图6C中，牺牲层74是被图案化，以利用蚀刻工艺(例如干式蚀刻、湿式蚀刻或前述的组合)形成牺牲。

43、间隙壁76。蚀刻工艺可为异向性。由于蚀刻工艺，在罩幕58(若存在的话)、纳米结构64及纳米结构66上的牺牲层74的部分是被移除，且在纳米结构64及纳米结构66之间的浅沟渠隔离区域72是部分地被暴露。牺牲间隙壁76是设置在浅沟渠隔离区域72上，且更设置在罩幕58(若存在的话)、半导体鳍片62、纳米结构64及纳米结构66的侧壁上。0093在后续工艺步骤中，虚拟栅极层84是沉积在牺牲间隙壁76(参照以下图11A至图11C)的部分上，且虚拟栅极层84可被图案化以提供虚拟栅极94(参照以下图12A至图12C)。然后，虚拟栅极94、牺牲间隙壁76的下方部分及纳米结构64是共同地被功能性栅极结构所取代。特别。

44、地，在描绘绝缘鳍片的边界的工艺中，牺牲间隙壁76是用做暂时的间隙壁，且牺牲间隙壁76及纳米结构64会在后续被移除且被包围纳米结构66的栅极结构所取代。牺牲间隙壁76是由相对于蚀刻纳米结构66的材料具有高蚀刻选择性的材料所组成。举例而言，牺牲间隙壁76可由与纳米结构64相同的半导体材料所组成，故牺牲间隙壁76及纳米结构64可说明书8/21 页11CN 116504807 A11在单一工艺步骤中被移除。取而代之地，牺牲间隙壁76是由与纳米结构64不同的材料所组成。0094图7A至图9C是绘示绝缘鳍片82(亦称为混合鳍片或介电鳍片)形成在与半导体鳍片62、纳米结构64及纳米结构66相邻的牺牲间隙壁7。

45、6之间。绝缘鳍片82可使后续形成的源极/漏极区域(参照以下图14A至图14C)彼此之间绝缘及实体分离。0095在图7A至图7C中，衬垫78A及填充材料78B是形成在结构上。衬垫78A是共形地沉积在浅沟渠隔离区域72、罩幕58(若存在的话)、半导体鳍片62、纳米结构64、纳米结构66及牺牲间隙壁76的暴露表面上，其是通过合适的沉积工艺，例如原子层沉积、化学气相沉积、物理气相沉积等。衬垫78A可由一或多个具有高蚀刻选择性的介电材料所组成，其是相对于蚀刻半导体鳍片62、纳米结构64、纳米结构66及牺牲间隙壁76(例如氮化硅、碳氮化硅、碳氮氧化硅等的氮化物)。在后续填充材料78B的形成过程中，衬垫78。

46、A可减少牺牲间隙壁76的氧化，其是有助于后续牺牲间隙壁76的移除。0096接着，填充材料78B是形成在衬垫78A上，填充半导体鳍片62、纳米结构64及纳米结构66之间未被牺牲间隙壁76或衬垫78A填充的剩余区域。填充材料78B可形成绝缘鳍片82的下部部分的主体(参照图9A至图9C)，以使后续形成的源极/漏极区域(参照图14C)彼此之间绝缘。填充材料78B可通过合适的沉积工艺形成，例如原子层沉积、化学气相沉积、物理气相沉积等。填充材料78B可由一或多个具有高蚀刻选择性的介电材料所组成，其是相对于蚀刻半导体鳍片62、纳米结构64、纳米结构66、牺牲间隙壁76及衬垫78A(例如氧化硅、氮氧化硅、碳氮。

47、氧化硅、碳氧化硅等或前述的组合的氧化物)。0097在图8A至图8C中，在罩幕58(若存在的话)或纳米结构64、纳米结构66的顶表面上的衬垫78A及填充材料78B的上部部分是利用一或多个合适的平坦化及/或蚀刻工艺而移除。蚀刻工艺是对衬垫78A及填充材料78B具有选择性(例如相对于牺牲间隙壁76及/或罩幕58，选择性地以较快的速率蚀刻衬垫78A及填充材料78B)。在蚀刻之后，衬垫78A及填充材料78B的顶表面是低于罩幕58或纳米结构64、纳米结构66的顶表面。在一些实施例中，填充材料78B是被凹陷至低于罩幕58或纳米结构64、纳米结构66的顶表面，而衬垫78A是维持为与罩幕58或纳米结构64、纳米。

48、结构66具有相同的高度。0098图9A至图9C是绘示形成介电覆盖层80在衬垫78A及填充材料78B上，借以形成绝缘鳍片82。介电覆盖层80可填充衬垫78A上、填充材料78B上及罩幕58(若存在的话)的侧壁之间的剩余区域。介电覆盖层80可通过合适的沉积工艺形成，例如原子层沉积、化学气相沉积、物理气相沉积等。介电覆盖层80是由一或多个具有高蚀刻选择性的介电材料所组成，其是相对于蚀刻半导体鳍片62、纳米结构64、纳米结构66、牺牲间隙壁76、衬垫78A及填充材料78B。举例而言，介电覆盖层80可包含高介电常数(k)材料，例如氧化铪、氧化锆、氧化铝锆、氧化铝铪、氧化硅铪、氧化铝等或前述的组合。0099。

49、介电覆盖层80是形成为先覆盖罩幕58(若存在的话)、纳米结构64及纳米结构66。接着，施以移除工艺，以移除介电覆盖层80的过量材料。在一些实施例中，可使用平坦化工艺，例如化学机械研磨、回蚀工艺、前述的组合等。平坦化工艺可暴露出罩幕58(若存在的话)或纳米结构64、纳米结构66，以使罩幕58或纳米结构64、纳米结构66分别的顶表面与牺牲间隙壁76及介电覆盖层80为共平面(在工艺变化中)。在绘示的实施例中，罩幕58是在平坦化工艺之后保留。在另一实施例中，罩幕58的部分或整体亦可被平坦化工艺所移除。说明书9/21 页12CN 116504807 A120100因此，绝缘鳍片82是形成在牺牲间隙壁76。

50、之间，并接触牺牲间隙壁76。绝缘鳍片82包含衬垫78A、填充材料78B及介电覆盖层80。牺牲间隙壁76使绝缘鳍片82与纳米结构64及纳米结构66分开，且绝缘鳍片82的尺寸是通过调整牺牲间隙壁76的厚度来调整。0101在图10A至图10C中，移除罩幕58。举例而言，罩幕58是利用蚀刻工艺来移除。蚀刻工艺可为湿式蚀刻，其选择性地移除罩幕58，而不显著地蚀刻绝缘鳍片82。蚀刻工艺可为异向性。再者，亦可施用蚀刻工艺(或分开的选择性蚀刻工艺)，以减少牺牲间隙壁76的高度至与堆叠的纳米结构64及纳米结构66相似的高度(例如在工艺变化中相同)。在蚀刻工艺之后，堆叠的纳米结构64、纳米结构66以及牺牲间隙壁7。