半导体器件及其制造方法.pdf

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1、(19)国家知识产权局(12)发明专利申请(10)申请公布号 (43)申请公布日 (21)申请号 202310099129.1(22)申请日 2023.02.08(30)优先权数据10-2022-0019539 2022.02.15 KR(71)申请人 三星电子株式会社地址 韩国京畿道(72)发明人 宋昇炫金必光柳主馨金成玟朴容喜宋映锡冈垣健(74)专利代理机构 北京市柳沈律师事务所 11105专利代理师 马晓蒙(51)Int.Cl.H01L 27/092(2006.01)H01L 21/8238(2006.01)(54)发明名称半导体器件及其制造方法(57)摘要公开了半导体器件及其制造方法。。

2、该半导体器件包括：包括第一区域和第二区域的衬底；在衬底中的器件隔离图案；在衬底的第一区域上的下分离电介质图案；在下分离电介质图案上的第一沟道图案；第一栅电极，在第一沟道图案上，并包括在下分离电介质图案和最下面的第一沟道图案之间的第一栅极部分；以及第一源极/漏极图案，在第一栅电极的相反侧并与第一沟道图案的侧表面接触。下分离电介质图案的底表面在高于或等于器件隔离图案的底表面的水平的水平。下分离电介质图案的顶端在比第一栅极部分的底表面的水平高的水平。权利要求书4页 说明书15页 附图48页CN 116613162 A2023.08.18CN 116613162 A1.一种半导体器件，包括：包括第一区。

3、域和第二区域的衬底；在所述衬底中的器件隔离图案，所述器件隔离图案限定所述第一区域和所述第二区域；在所述衬底的所述第一区域上的下分离电介质图案；堆叠在所述下分离电介质图案上的多个第一沟道图案；在所述第一沟道图案上的第一栅电极，所述第一栅电极包括在所述下分离电介质图案和所述第一沟道图案中的最下面的第一沟道图案之间的第一栅极部分；以及多个第一源极/漏极图案，在所述第一栅电极的相反侧并与所述第一沟道图案的侧表面接触，其中所述下分离电介质图案的底表面在高于或等于所述器件隔离图案的底表面的水平的水平，以及其中所述下分离电介质图案的顶端在比所述第一栅极部分的底表面的水平高的水平。2.根据权利要求1所述的半导。

4、体器件，进一步包括：在所述衬底的所述第二区域上的第一半导体图案，所述第一半导体图案包括与所述衬底的材料不同的材料；堆叠在所述第一半导体图案上的多个第二沟道图案；在所述第二沟道图案上的第二栅电极，所述第二栅电极的一部分在所述第二沟道图案之间；以及多个第二源极/漏极图案，在所述第二栅电极的相反侧并与所述第二沟道图案的侧表面接触，其中所述下分离电介质图案的所述底表面的所述水平低于或等于所述第一半导体图案的底表面的水平。3.根据权利要求2所述的半导体器件，其中所述衬底包括硅，以及所述第一半导体图案包括硅锗。4.根据权利要求2所述的半导体器件，其中所述第一区域是NMOS区域，以及所述第二区域是PMOS区。

5、域。5.根据权利要求2所述的半导体器件，其中所述下分离电介质图案包括，与所述器件隔离图案接触的第一电介质部分，以及第二电介质部分，在所述第一电介质部分上并与所述器件隔离图案间隔开，以及所述第一电介质部分的厚度等于或大于所述第一半导体图案的厚度。6.根据权利要求1所述的半导体器件，其中所述第一栅极部分的侧表面被圆化，以及所述第一栅极部分的宽度在向下方向上减小。7.根据权利要求1所述的半导体器件，其中所述第一栅电极进一步包括在所述第一沟道图案之间的多个第二栅极部分，权利要求书1/4 页2CN 116613162 A2其中所述第二栅极部分的侧表面是凹入的。8.根据权利要求1所述的半导体器件，其中所述。

6、下分离电介质图案的下侧壁与所述器件隔离图案接触，以及所述下分离电介质图案的上侧壁与所述器件隔离图案间隔开。9.根据权利要求8所述的半导体器件，进一步包括：在所述器件隔离图案和所述下分离电介质图案的所述上侧壁之间的残留间隔物图案；以及覆盖所述第一栅电极的侧壁的第一栅极间隔物，其中所述残留间隔物图案包括与所述第一栅极间隔物的材料相同的材料。10.根据权利要求9所述的半导体器件，进一步包括：覆盖所述第一栅电极的所述侧壁的第一层间电介质层，其中所述残留间隔物图案具有中空杯形的截面，以及其中所述第一层间电介质层的一部分填充由所述残留间隔物图案的所述中空杯形的截面限定的凹陷。11.根据权利要求1所述的半导。

7、体器件，其中所述第一源极/漏极图案的底表面与所述下分离电介质图案接触，并且通过所述下分离电介质图案与所述衬底间隔开。12.根据权利要求1所述的半导体器件，进一步包括：在所述衬底和所述第一源极/漏极图案之间的阻挡区域，其中所述第一源极/漏极图案与所述下分离电介质图案的侧表面接触，其中所述第一源极/漏极图案掺有具有第一浓度的第一导电类型的第一杂质，以及其中所述阻挡区域掺有具有小于所述第一浓度的第二浓度的所述第一杂质或者与所述第一导电类型相反的第二导电类型的第二杂质。13.根据权利要求1所述的半导体器件，其中所述第一源极/漏极图案的外侧壁与所述下分离电介质图案的上侧壁对准。14.根据权利要求1所述的。

8、半导体器件，其中所述第一源极/漏极图案与所述器件隔离图案间隔开。15.根据权利要求1所述的半导体器件，进一步包括：在所述第一栅极部分和所述下分离电介质图案之间的侧电介质图案。16.一种半导体器件，包括：包括第一区域和第二区域的衬底；在所述衬底中的器件隔离图案，所述器件隔离图案限定所述第一区域和所述第二区域；在所述衬底的所述第一区域上并与所述器件隔离图案接触的下分离电介质图案；在所述衬底的所述第二区域上并与所述器件隔离图案接触的第一半导体图案，所述第一半导体图案包括与所述衬底的材料不同的材料；堆叠在所述下分离电介质图案上的多个第一沟道图案；堆叠在所述第一半导体图案上的多个第二沟道图案；在所述第一。

9、沟道图案上的第一栅电极，所述第一栅电极的一部分在所述第一沟道图案之间；权利要求书2/4 页3CN 116613162 A3在所述第二沟道图案上的第二栅电极，所述第二栅电极的一部分在所述第二沟道图案之间；多个第一源极/漏极图案，在所述第一栅电极的相反侧并与所述第一沟道图案的侧表面接触；以及多个第二源极/漏极图案，在所述第二栅电极的相反侧并与所述第二沟道图案的侧表面接触，其中所述下分离电介质图案的底表面在等于或高于所述器件隔离图案的底表面的水平且等于或低于所述第一半导体图案的底表面的水平的水平。17.根据权利要求16所述的半导体器件，其中所述第一栅电极包括在所述下分离电介质图案和所述第一沟道图案中。

10、的最下面的第一沟道图案之间的第一栅极部分，以及所述下分离电介质图案的顶端在比所述第一栅极部分的底表面的水平高的水平。18.根据权利要求17所述的半导体器件，其中所述第一栅极部分的侧表面被圆化，以及所述第一栅极部分的宽度在向下方向上减小。19.一种半导体器件，包括：包括NMOS区域和PMOS区域的衬底；在所述衬底中的器件隔离图案，所述器件隔离图案限定所述NMOS区域和所述PMOS区域；下分离电介质图案，在所述衬底的所述NMOS区域上并与所述器件隔离图案接触；硅锗图案，在所述衬底的所述PMOS区域上并与所述器件隔离图案接触，所述硅锗图案包括与所述衬底的材料不同的材料；堆叠在所述下分离电介质图案上的。

11、多个第一沟道图案；堆叠在所述硅锗图案上的多个第二沟道图案；在所述第一沟道图案上的第一栅电极，所述第一栅电极的一部分在所述第一沟道图案之间；在所述第二沟道图案上的第二栅电极，所述第二栅电极的一部分在所述第二沟道图案之间；多个第一源极/漏极图案，在所述第一栅电极的相反侧并与所述第一沟道图案的侧表面接触；以及多个第二源极/漏极图案，在所述第二栅电极的相反侧并与所述第二沟道图案的侧表面接触，其中所述第一源极/漏极图案通过所述下分离电介质图案与所述衬底间隔开，其中所述下分离电介质图案包括，与所述器件隔离图案接触的第一电介质部分，以及第二电介质部分，在所述第一电介质部分上并与所述器件隔离图案间隔开，以及其。

12、中所述第一电介质部分的厚度等于或大于所述硅锗图案的厚度。20.根据权利要求19所述的半导体器件，进一步包括：在所述第二电介质部分和所述器件隔离图案之间的残留间隔物图案；以及权利要求书3/4 页4CN 116613162 A4覆盖所述第一栅电极的侧壁的第一栅极间隔物，其中所述残留间隔物图案包括与所述第一栅极间隔物的材料相同的材料。权利要求书4/4 页5CN 116613162 A5半导体器件及其制造方法技术领域0001本发明构思涉及半导体器件和/或其制造方法，更具体地，涉及包括场效应晶体管的半导体器件和/或其制造方法。背景技术0002半导体器件包括包含金属氧化物半导体场效应晶体管(MOSFET)。

13、的集成电路。随着半导体器件的尺寸和设计规则逐渐减小，MOSFET的尺寸也越来越多地按比例缩小。MOSFET的按比例缩小可使半导体器件的操作特性劣化。因此，已经进行了各种研究来开发制造半导体器件的方法，该半导体器件具有相当的或改进的性能同时克服由半导体器件的高集成度引起的限制。发明内容0003本发明构思的一些示例实施方式提供了一种具有改进的可靠性和增强的电性能的半导体器件。0004本发明构思的一些示例实施方式提供了一种能够提高制造良率的用于制造半导体器件的方法。0005根据本发明构思的一些示例实施方式，一种半导体器件可以包括：包括第一区域和第二区域的衬底；在衬底中的器件隔离图案，器件隔离图案限定。

14、第一区域和第二区域；在衬底的第一区域上的下分离电介质图案；堆叠在下分离电介质图案上的多个第一沟道图案；在第一沟道图案上的第一栅电极，第一栅电极包括在下分离电介质图案和第一沟道图案中的最下面的第一沟道图案之间的第一栅极部分；以及多个第一源极/漏极图案，在第一栅电极的相反侧并与第一沟道图案的侧表面接触。下分离电介质图案的底表面可以在高于或等于器件隔离图案的底表面的水平的水平。下分离电介质图案的顶端可以在比第一栅极部分的底表面的水平高的水平。0006根据本发明构思的一些示例实施方式，一种半导体器件可以包括：包括第一区域和第二区域的衬底；在衬底中的器件隔离图案，器件隔离图案限定第一区域和第二区域；在衬。

15、底的第一区域上并与器件隔离图案接触的下分离电介质图案；在衬底的第二区域上并与器件隔离图案接触的第一半导体图案，第一半导体图案包括与衬底的材料不同的材料；堆叠在下分离电介质图案上的多个第一沟道图案；堆叠在第一半导体图案上的多个第二沟道图案；在第一沟道图案上的第一栅电极，第一栅电极的一部分在第一沟道图案之间；在第二沟道图案上的第二栅电极，第二栅电极的一部分在第二沟道图案之间；多个第一源极/漏极图案，在第一栅电极的相反侧并与第一沟道图案的侧表面接触；以及多个第二源极/漏极图案，在第二栅电极的相反侧并与第二沟道图案的侧表面接触。下分离电介质图案的底表面可以在等于或高于器件隔离图案的底表面的水平且等于或。

16、低于第一半导体图案的底表面的水平的水平。0007根据本发明构思的一些示例实施方式，一种半导体器件可以包括：包括NMOS区域说明书1/15 页6CN 116613162 A6和PMOS区域的衬底；在衬底中的器件隔离图案，器件隔离图案限定NMOS区域和PMOS区域；在衬底的NMOS区域上并与器件隔离图案接触的下分离电介质图案；在衬底的PMOS区域上并与器件隔离图案接触的硅锗图案，硅锗图案包括与衬底的材料不同的材料；堆叠在下分离电介质图案上的多个第一沟道图案；堆叠在硅锗图案上的多个第二沟道图案；在第一沟道图案上的第一栅电极，第一栅电极的一部分在第一沟道图案之间；在第二沟道图案上的第二栅电极，第二栅电。

17、极的一部分在第二沟道图案之间；多个第一源极/漏极图案，在第一栅电极的相反侧并与第一沟道图案的侧表面接触；以及多个第二源极/漏极图案，在第二栅电极的相反侧并与第二沟道图案的侧表面接触。第一源极/漏极图案可以隔着下分离电介质图案与衬底间隔开。下分离电介质图案可以包括与器件隔离图案接触的第一电介质部分以及在第一电介质部分上并与器件隔离图案间隔开的第二电介质部分。第一电介质部分的厚度可以等于或大于硅锗图案的厚度。0008根据本发明构思的一些示例实施方式，一种制造半导体器件的方法可以包括：在衬底上形成第一半导体层，衬底包括在第一方向上彼此间隔开的第一区域和第二区域；在第一半导体层上交替地堆叠多个第二半导。

18、体层和多个牺牲层；蚀刻第二半导体层和牺牲层，以分别在第一区域和第二区域上形成第一堆叠结构和第二堆叠结构，并暴露第一堆叠结构和第二堆叠结构之间的第一半导体层；形成对应地覆盖第一堆叠结构和第二堆叠结构的侧壁并部分地暴露第一半导体层的多个第一间隔物；蚀刻暴露在第一间隔物之间的第一半导体层和第一半导体层下面的衬底以形成器件隔离沟槽，并在第一区域和第二区域中的每个上形成第一半导体图案；形成填充器件隔离沟槽的器件隔离图案；形成在第一方向上横跨第一堆叠结构和第二堆叠结构的虚设栅极图案；蚀刻在虚拟栅极图案的相反侧的第一堆叠结构，以形成暴露第一区域上的第一半导体图案的多个第一沟槽；以及通过在第一区域上的第一沟槽。

19、用下分离电介质图案替换第一半导体图案。附图说明0009图1示出了显示根据本发明构思的一些示例实施方式的半导体器件的平面图。0010图2A示出了根据本发明构思的一些示例实施方式的沿图1的线AA和BB截取的截面图。0011图2B示出了根据本发明构思的一些示例实施方式的沿图1的线CC截取的截面图。0012图2C示出了根据本发明构思的一些示例实施方式的沿图1的线DD截取的截面图。0013图3示出了显示图2A的部分P1的放大图。0014图4A至图11A和图14A至图16A示出了显示根据本发明构思的一些示例实施方式制造具有图1的平面图的半导体器件的方法的平面图。0015图4B至图11B、图12A、图13A。

20、、图14B至图16B和图17A示出了显示根据本发明构思的一些示例实施方式制造具有图2A的截面图的半导体器件的方法的截面图。0016图4C至图8C、图11C、图12B、图14C和图17B示出了显示根据本发明构思的一些示例实施方式制造具有图2B的截面图的半导体器件的方法的截面图。0017图8D、图9C、图10C、图11D、图12C、图13B、图14D、图15C和图16C示出了显示根据本说明书2/15 页7CN 116613162 A7发明构思的一些示例实施方式的制造具有图2C截面图的半导体器件的方法的截面图。0018图18A示出了显示根据本发明构思的一些示例实施方式的制造具有图2A的截面图的半导体。

21、器件的方法的截面图。0019图18B示出了显示根据本发明构思的一些示例实施方式的制造具有图2B的截面图的半导体器件的方法的截面图。0020图19A和图19B示出了根据本发明构思的一些示例实施方式的沿图1的线AA和BB 截取的截面图。0021图20A示出了显示根据本发明构思的一些示例实施方式的半导体器件的平面图。0022图20B示出了根据本发明构思的一些示例实施方式的沿图20A的线AA 和BB 截取的截面图。0023图20C示出了根据本发明构思的一些示例实施方式的沿图20A的线DD 截取的截面图。0024图21A示出了显示根据本发明构思的一些示例实施方式的半导体器件的平面图。0025图21B示出。

22、了根据本发明构思的一些示例实施方式的沿图21A的线AA 截取的截面图。0026图21C示出了根据本发明构思的一些示例实施方式的沿图21A的BB线截取的截面图。具体实施方式0027现在将参照附图详细描述本发明构思的一些示例实施方式，以帮助清楚地说明本发明构思。0028图1示出了显示根据本发明构思的一些示例实施方式的半导体器件的平面图。图2A示出了根据本发明构思的一些示例实施方式的沿着图1的线AA和BB 截取的截面图。图2B示出了根据本发明构思的一些示例实施方式的沿着图1的线CC 截取的截面图。图2C示出了根据本发明构思的一些示例实施方式的沿着图1的线DD 截取的截面图。图3示出了显示图2A的部分。

23、P1的放大图。0029参照图1至图3，根据本实施方式的半导体器件可以包括衬底100，衬底100包括第一区域NR1和第二区域PR1。衬底100可以是化合物半导体衬底或者包括硅、锗或硅锗的半导体衬底。例如，衬底100可以是硅衬底。0030第一区域NR1可以对应于NMOSFET区域。第二区域PR1可以对应于PMOSFET区域。第一区域NR1和第二区域PR1可以在第一方向D1上彼此间隔开。0031第一沟槽TR1可以形成在衬底100的上部上。器件隔离图案ST可以填充第一沟槽TR1。器件隔离图案ST可以限定第一区域NR1和第二区域PR1。器件隔离图案ST可以包括硅氧化物。0032在第一区域NR1上，下分离。

24、电介质图案BDI可以设置在衬底100上。下分离电介质图案BDI可以包括例如硅氧化物。如图2C所示，下分离电介质图案BDI可以包括第一电介质部分IPN1和第二电介质部分IPN2。第二电介质部分IPN2可以与衬底100接触，同时位于第一电介质部分IPN1下方。第一电介质部分IPN1可以具有第一电介质侧壁IPNS1，该第一电介质侧壁IPNS1与器件隔离图案ST间隔开以形成第一间隙GAP1。第二电介质部分IPN2可以具有与说明书3/15 页8CN 116613162 A8器件隔离图案ST接触的第二电介质侧壁IPNS2。第二电介质部分IPN2可以具有第一厚度TH1。第一电介质部分IPN1可以具有圆化且凹。

25、陷的顶表面。下分离电介质图案BDI可以不延伸到第二区域PR1。0033第一沟道图案CH1可以堆叠在下分离电介质图案BDI上。第一沟道图案CH1可以彼此间隔开。每个第一沟道图案CH1可以包括硅(Si)、锗(Ge)或硅锗(SiGe)。例如，每个第一沟道图案CH1可以包括晶体硅。0034第一栅电极GE1可以提供在第一沟道图案CH1上。如图2B所示，栅电极GE1的一部分可以在第一沟道图案CH1之间延伸。第一栅电极GE1可以包括导电材料。0035如图3所示，第一沟道图案CH1可以按从上到下的顺序包括三个第一沟道图案CH1(1)、CH1(2)和CH1(3)。第一栅电极GE1可以包括位于最上面的第一沟道图案。

26、CH1(1)上的最上面的第一栅电极部分GE1(1)、在第一沟道图案CH1(1)至CH1(3)之间的中间第一栅电极部分GE1(2)和GE1(3)、以及位于最下面的第一沟道图案CH1(3)和下分离电介质图案BDI之间的最下面的第一栅电极部分GE1(4)。中间第一栅电极部分GE1(2)和GE1(3)可以各自具有凹形或垂直的侧壁CCS。最下面的第一栅电极部分GE1(4)可以具有圆化或倾斜的侧壁RCS。最下面的第一栅电极部分GE1(4)可以具有在向下方向上减小的宽度WT1。0036下分离电介质图案BDI的顶端可以位于比最下面的第一栅电极部分GE1(4)的底表面的第二水平LV2高的第一水平LV1处。下分离。

27、电介质图案BDI可以覆盖最下面的第一栅电极部分GE1(4)的侧表面。0037第一栅极电介质层GI1可以插置在第一栅电极GE1和第一沟道图案CH1之间。第一栅极电介质层GI1还可以插置在最下面的第一栅电极部分GE1(4)和下分离电介质图案BDI之间。第一栅极电介质层GI1可以包括热氧化物层TO和高k电介质层HK。热氧化物层TO可以与第一沟道图案CH1间隔开，并且可以与下分离电介质图案BDI接触。热氧化物层TO可以由硅氧化物形成。高k电介质层HK可以包括其介电常数比硅氧化物的介电常数大的电介质材料。例如，高k电介质层HK可以包括选自铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛。

28、氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铌酸铅锌中的至少一种。0038第一源极/漏极图案SD1可以设置在下分离电介质图案BDI上和第一栅电极GE1的相反侧上。第一源极/漏极图案SD1可以由掺有具有第一导电类型的杂质的单层或者多个硅外延层形成。在本示例实施方式中，第一导电性杂质可以包括磷或砷。当第一源极/漏极图案SD1由多个硅外延层形成时，多个硅外延层可以具有不同浓度的第一导电性杂质。0039下分离电介质图案BDI可以将第一源极/漏极图案SD1与衬底100绝缘。因此，可以减轻或禁止短沟道效应。0040侧电介质图案IP可以插置于第一栅电极GE1和第一源极/漏。

29、极图案SD1之间。侧电介质图案IP可以包括例如硅氧化物或硅氮化物。侧电介质图案IP可以与高k电介质层HK接触。侧电介质图案IP的一部分可以与下分离电介质图案BDI接触。位于第一沟道图案CH1之间的侧电介质图案IP可以具有凹入的侧表面。最下面的侧电介质图案IP可以与下分离电介质图案BDI接触。最下面的侧电介质图案IP可以具有圆化的侧表面。0041第一源极/漏极图案SD1可以具有与第一电介质部分IPN1的侧壁对准的外侧表面。第一源极/漏极图案SD1可以与器件隔离图案ST间隔开，因此可以提供第一间隙GAP1。残留说明书4/15 页9CN 116613162 A9间隔物图案31可以设置在第一间隙GAP。

30、1中。残留间隔物图案31可以同时与器件隔离图案ST、下分离电介质图案BDI和第一源极/漏极图案SD1接触。残留间隔物图案31可以具有中空的杯形。0042第一栅电极GE1可以横跨第一区域NR1。第一栅电极GE1的顶表面可以用栅极盖图案GP覆盖，第一栅电极GE1的侧表面可以用栅极间隔物GS覆盖。栅极间隔物GS可以包括与残留间隔物图案31的材料相同的材料。栅极盖图案GP、栅极间隔物GS和残留间隔物图案31可以由例如包括选自SiCN、SiCON和SiN的至少一种的单层或多层形成。0043在第二区域PR1上，第一半导体图案SP1可以设置在衬底100上。第一半导体图案SP1可以包括与衬底100的材料不同的。

31、材料。第一半导体图案SP1可以包括例如硅锗。如图2C所示，第一半导体图案SP1可以具有第二厚度TH2。第二厚度TH2可以等于或小于下分离电介质图案BDI的第二电介质部分IPN2的第一厚度TH1。例如，下分离电介质图案BDI的第二电介质部分IPN2的第一厚度TH1可以等于或大于第一半导体图案SP1的第二厚度TH2。0044如图2A所示，下分离电介质图案BDI的底表面可以位于第三水平LV3，其等于或高于器件隔离图案ST的底表面的第四水平LV4。下分离电介质图案BDI的底表面的第三水平LV3可以等于或低于第一半导体图案SP1的底表面的第五水平LV5。下分离电介质图案BDI的第二电介质部分IPN2的顶。

32、表面的水平可以与第一半导体图案SP1的顶表面的水平基本相同。0045第二沟道图案CH2可以堆叠在第一半导体图案SP1上。第二沟道图案CH2可以彼此间隔开。每个第二沟道图案CH2可以包括硅(Si)、锗(Ge)或硅锗(SiGe)。例如，每个第二沟道图案CH2可以包括晶体硅。0046第二栅电极GE2可以提供在第二沟道图案CH2上。如图2B所示，第二栅电极GE2的一部分可以在第二沟道图案CH2之间延伸。第二栅电极GE2可以包括导电材料。0047如图2A所示，四个第二沟道图案CH2可以按从上至下的顺序提供。第二栅电极GE2的一部分可以插置在第二沟道图案CH2之间。第二栅极电介质层GI2可以插置在第二栅电。

33、极GE2和第二沟道图案CH2之间。第二栅极电介质层GI2可以包括热氧化物层TO和高k电介质层HK。0048第二源极/漏极图案SD2可以设置在第二栅电极GE2的相反侧。第二源极/漏极图案SD2可以包括其晶格常数比衬底100的半导体元素的晶格常数大的半导体元素(例如，Ge)。例如，第二源极/漏极图案SD2可以由SiGe形成。因此，一对第二源极/漏极图案SD2可以向其间的第二沟道图案CH2提供压应力。因此，PMOSFET可以具有增加的空穴迁移率，并且器件可以提高操作速度。0049第二源极/漏极图案SD2可以由掺有具有第二导电类型的杂质的单层或多个硅锗外延层形成。第二导电类型可以与第一导电类型相反。在。

34、本示例实施方式中，第二导电性杂质可以包括硼。当第二源极/漏极图案SD2由多个硅锗外延层形成时，多个硅锗外延层可以具有不同浓度的第二导电性杂质。0050在一些示例实施方式中，第二沟道图案CH2中的最下面的第二沟道图案CH2可以横向延伸以介于第一半导体图案SP1和第二源极/漏极图案SD2之间。第二源极/漏极图案SD2可以穿透最下面的第二沟道图案CH2以接触第一半导体图案SP1。0051第二源极/漏极图案SD2可以与器件隔离图案ST隔开，以提供第一间隙GAP1。残留说明书5/15 页10CN 116613162 A10间隔物图案31可以设置在第一间隙GAP1中。在第二区域PR1上，残留间隔物图案31。

35、可以同时与器件隔离图案ST、第一半导体图案SP1和第二源极/漏极图案SD2接触。残留间隔物图案31可以具有中空的杯形。0052第二栅电极GE2可以横跨第二区域PR1。第二栅电极GE2的顶表面可以用栅极盖图案GP覆盖，第二栅电极GE2的侧表面可以用栅极间隔物GS覆盖。0053第二栅电极GE2可以在第一方向D1上与第一栅电极GE1间隔开。栅极分离电介质图案CT可以插置在第二栅电极GE2和第一栅电极GE1之间。栅极分离电介质图案CT可以插置在第一栅极电介质层GI1和第二栅极电介质层GI2之间，以接触器件隔离图案ST。栅极分离电介质图案CT可以穿透栅极盖图案GP。0054第一晶体管可以由第一栅电极GE。

36、1、第一源极/漏极图案SD1、第一栅极电介质层GI1和第一沟道图案CH1构成。第一晶体管可以是例如NMOS场效应晶体管(NMOSFET)。第二晶体管可以由第二栅电极GE2、第二源极/漏极图案SD2、第二栅极电介质层GI2和第二沟道图案CH2构成。第二晶体管可以是例如PMOS场效应晶体管(PMOSFET)。根据本示例实施方式的第一晶体管和第二晶体管可以是三维场效应晶体管(例如，MBCFET或GAAFET)，其中栅电极GE1和GE2分别三维地围绕沟道图案CH1和沟道图案CH2。0055在一些示例实施方式中，根据本发明构思的半导体器件可以包括使用负电容器的负电容场效应晶体管。例如，第一栅极电介质层G。

37、I1和第二栅极电介质层GI2中的每个可以包括具有铁电特性的铁电材料层和具有顺电特性的顺电材料层。0056铁电材料层可以具有负电容，顺电材料层可以具有正电容。例如，当两个或更多个电容器串联连接时，并且当每个电容器具有正电容时，总电容可以减小到小于每个电容器的电容。相比之下，当串联连接的两个或更多个电容器中的至少一个具有负电容时，总电容可以具有增加到大于每个电容器的电容的绝对值的正值。0057当具有负电容的铁电材料层与具有正电容的顺电材料层串联连接时，串联连接的铁电材料层和顺电材料层的总电容可能增加。总电容的增加可以用于允许包括铁电材料层的晶体管在室温下具有小于约60mV/decade的亚阈值摆幅。

38、(SS)。0058铁电材料层可以具有铁电特性。铁电材料层可以包括例如选自铪氧化物、铪锆氧化物、钡锶钛氧化物和铅锆钛氧化物中的至少一种。例如，铪锆氧化物可以是其中铪氧化物掺有锆(Zr)的材料。再例如，铪锆氧化物可以是铪(Hf)、锆(Zr)和氧(O)的化合物。0059铁电材料层还可以包括掺杂在其中的杂质(或掺杂剂)。例如，杂质可以包括选自铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)中的至少一种。包括在铁电材料层中的杂质的类型可以取决于包括在铁电材料层中的铁。

39、电材料而改变。0060当铁电材料层包括铪氧化物时，铁电材料层可以包括诸如钆(Gd)、硅(Si)、锆(Zr)、铝(Al)和钇(Y)的杂质(或掺杂剂)中的至少一种。0061当杂质(或掺杂剂)为铝(Al)时，铁电材料层可以包括约3至8原子百分比的铝。在本说明书中，杂质的比率可以是铝与铪和铝之和的比率。0062当杂质(或掺杂剂)是硅(Si)时，铁电材料层可以包括约2至约10原子百分比的硅。当杂质是钇(Y)时，铁电材料层可以包括约2至约10原子百分比的钇。当杂质是钆(Gd)时，铁电材料层可以包括约1至约7原子百分比的钆。当杂质是锆(Zr)时，铁电材料层可以包括约说明书6/15 页11CN 1166131。

40、62 A1150到80原子百分比的锆。0063顺电材料层可以具有顺电特性。顺电材料层可以包括例如选自硅氧化物和高k金属氧化物中的至少一种。顺电材料层中包括的金属氧化物可以包括例如选自铪氧化物、锆氧化物和铝氧化物中的至少一种，但是本发明构思不限于此。0064铁电材料层和顺电材料层可以包括相同的材料。铁电材料层可以具有铁电特性，但是顺电材料层可以不具有铁电特性。例如，当铁电材料层和顺电材料层包括铪氧化物时，包括在铁电材料层中的铪氧化物可以具有与包括在顺电材料层中的铪氧化物的晶体结构不同的晶体结构。0065铁电材料层可以具有拥有铁电特性的厚度。铁电材料层的厚度可以在例如从约0.5nm至约10nm的范。

41、围内，但是本发明构思不限于此。因为铁电材料具有它们自己的呈现铁电特性的临界厚度，所以铁电材料层的厚度可能取决于铁电材料。0066例如，第一栅极电介质层GI1和第二栅极电介质层GI2中的每个可以包括一个铁电材料层。作为另一示例，第一栅极电介质层GI1和第二栅极电介质层GI2中的每个都可以包括彼此间隔开的多个铁电材料层。第一栅极电介质层GI1和第二栅极电介质层GI2中的每个都可以具有其中多个铁电材料层与多个顺电材料层交替堆叠的堆叠结构。0067第一栅电极GE1和第二栅电极GE2中的每个可以包括第一金属图案和在第一金属图案上的第二金属图案。第一栅极电介质层GI1和第二栅极电介质层GI2上可以在其上提。

42、供有与第一沟道图案CH1和第二沟道图案CH2相邻的第一金属图案。第一金属图案可以包括控制晶体管的阈值电压的功函数金属。可以调整第一金属图案的厚度和成分，以实现晶体管的期望阈值电压。0068第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括氮(N)以及选自钛(Ti)、钽(Ta)、铝(Al)、钨(W)和钼(Mo)中的至少一种金属。此外，第一金属图案还可以包括碳(C)。第一金属图案可以包括多个堆叠的功函数金属层。0069第二金属图案可以包括其电阻小于第一金属图案的电阻的金属。例如，第二金属图案可以包括选自钨(W)、铝(Al)、钛(Ti)和钽(Ta)的至少一种金属。0070第一区域NR1和第。

43、二区域PR1可以用第一层间电介质层IL1覆盖。第一层间电介质层IL1的一部分可以插入到杯形的残留间隔物图案31中。如图2C所示，第一残留层间电介质图案IL1R可以插入到残留间隔物图案31中。第一层间电介质层IL1和第一残留层间电介质图案IL1R可以包括相同的材料。第二层间电介质层IL2和第三层间电介质层IL3可以顺序堆叠在第一层间电介质层IL1上。第一、第二和第三层间电介质层IL1、IL2和IL3各自可以具有包括选自硅氧化物层、硅氮化物层、硅氮氧化物层和多孔电介质层的至少一种的单一或多重结构。0071有源接触AC可以提供为穿透第一层间电介质层IL1和第二层间电介质层IL2并分别电连接至第一源极。

44、/漏极图案SD1和第二源极/漏极图案SD2中的相应一个。一对有源接触AC可以提供在第一栅电极GE1的相反侧。当在平面图中观察时，有源接触AC可以具有在第一方向D1上延伸的条形。0072有源接触AC可以是自对准接触。例如，栅极盖图案GP和栅极间隔物GS可以用于以自对准方式形成有源接触AC。有源接触AC可以覆盖例如栅极间隔物GS的侧壁的至少一部分。尽管未示出，但是有源接触AC可以覆盖栅极盖图案GP的顶表面的一部分。说明书7/15 页12CN 116613162 A120073有源接触AC可以包括导电图案FM和围绕导电图案FM的阻挡图案BM。例如，导电图案FM可以包括选自铝、铜、钨、钼和钴的至少一种。

45、金属。阻挡图案BM可以覆盖导电图案FM的侧壁和底表面。阻挡图案BM可以包括金属层和金属氮化物层。金属层可以包括选自钛、钽、钨、镍、钴和铂的至少一种。金属氮化物层可以包括选自钛氮化物(TiN)层、钽氮化物(TaN)层、钨氮化物(WN)层、镍氮化物(NiN)层、钴氮化物(CoN)层和铂氮化物(PtN)层中的至少一种。0074硅化物图案SC可以分别插置于有源接触AC和第一源极/漏极图案SD1之间以及有源接触AC和第二源极/漏极图案SD2之间。有源接触AC可以通过硅化物图案SC电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2中的相应一个。硅化物图案SC可以包括金属硅化物，例如选自钛硅化物、钽。

46、硅化物、钨硅化物、镍硅化物和钴硅化物中的至少一种。0075第一金属层M1可以提供在第三层间电介质层IL3中。例如，第一金属层M1可以包括多条电源线和多条信号线。第一金属层M1还可以包括第一通路V1。第一通路V1可以将有源接触AC或栅极接触GC电连接到第一金属层M1的布线线路之一。尽管未示出，但是金属层(例如，M2、M3、M4、M5等)可以另外堆叠在第三层间电介质层IL3上。每个堆叠的金属层可以包括用于在单元之间布线的布线线路。0076根据本发明构思的一些示例实施方式，可以减轻或防止在第一源极/漏极图案SD1之间的短沟道效应，因为下分离电介质图案BDI设置在对应于NMOS区域的第一区域NR1上。。

47、此外，下分离电介质图案BDI可以减轻或防止当NMOSFET操作时从沟道流向衬底的泄露电流。因此，可以控制NMOSFET的穿通泄漏，并因此可以增加导通电流以提高半导体器件的性能。此外，下分离电介质图案BDI可以减小NMOSFET和与其相邻的结构之间的寄生电容。因此，NMOSFET可以提高操作速度，并且可以没有信号误差。0077此外，在根据一些实施方式的半导体器件中，由于下分离电介质图案BDI覆盖最下面的第一栅电极部分GE1(4)的侧壁，所以可以减小寄生电容并减轻或防止第一栅电极GE1与第一源极/漏极图案SD1之间的短沟道效应。0078此外，在根据本发明构思的一些示例实施方式的半导体器件中，由于由。

48、硅锗形成的第一半导体图案SP1设置在对应于PMOS区域的第二区域PR1上，所以在形成第二源极/漏极图案SD2时第一半导体图案SP1可以用作应力增强器(stress booster)。因此，第二沟道图案CH2可以被提供有压应力。因此，PMOSFET可以具有增加的空穴迁移率，并且器件可以提高操作速度。0079当PMOS区域被提供有下分离电介质图案BDI而不是第一半导体图案SP1时，晶格连续性可能在形成第二源极/漏极图案SD2时被破坏，因此不会向第二沟道图案CH2提供压应力。因此，PMOSFET可能具有降低的空穴迁移率，从而导致PMOSFET的严重性能劣化。0080根据本发明构思的一些示例实施方式，。

49、可以针对器件的特性适当地设置下分离电介质图案BDI和第一半导体图案SP1，并因此可以改善或优化NMOSFET和PMOSFET的性能。0081此外，如图2B所示，在第一区域NR1和第二区域PR1之间，器件隔离图案ST的上部可以从下分离电介质图案BDI的顶表面和第一半导体图案SP1的顶表面向上突出。因此，当NMOSFET和PMOSFET之间的绝缘降低时，NMOSFET和PMOSFET之间的寄生电容可降低，进而可降低或消除操作误差。如图2C所示，突出的器件隔离图案ST可以阻挡或防止第一源极/漏极图案SD1和第二源极/漏极图案SD2彼此接触或彼此合并。因此，半导体器件可以增加可靠说明书8/15 页13。

50、CN 116613162 A13性。0082图4A至图11A和图14A至图16A示出了显示根据本发明构思的一些示例实施方式的制造具有图1的平面图的半导体器件的方法的平面图。图4B至图11B、图12A、图13A、图14B至图16B和图17A示出了显示根据本发明构思的一些示例实施方式的制造具有图2A的截面图的半导体器件的方法的截面图。图4C至图8C、图11C、图12B、图14C和图17B示出了显示根据本发明构思的一些示例实施方式的制造具有图2B的截面图的半导体器件的方法的截面图。图8D、图9C、图10C、图11D、图12C、图13B、图14D、图15C和图16C示出了显示根据本发明构思的一些示例实。