集成电路.pdf

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1、(19)国家知识产权局(12)发明专利申请(10)申请公布号 (43)申请公布日 (21)申请号 202310609486.8(22)申请日 2023.05.26(30)优先权数据10-2022-0065338 2022.05.27 KR10-2022-0105592 2022.08.23 KR(71)申请人 三星电子株式会社地址 韩国京畿道水原市(72)发明人 李于晋唐昊莹金兑衡文大英(74)专利代理机构 北京铭硕知识产权代理有限公司 11286专利代理师 张川绪史泉(51)Int.Cl.H10B 10/00(2023.01)(54)发明名称集成电路(57)摘要公开了一种集成电路。所述集成电。

2、路包括静态随机存取存储器(SRAM)装置。SRAM装置包括SRAM单位单元,SRAM单位单元包括第一输出节点和第二输出节点,第一上拉晶体管、第一下拉晶体管和第二下拉晶体管共同连接到第一输出节点,第二上拉晶体管、第三下拉晶体管和第四下拉晶体管共同连接到第二输出节点。第一输出节点连接到第一栅电极、第二栅电极、第一连接布线、第一节点形成图案和第一有源接触件,并且第一输出节点、第一栅电极、第二栅电极、第一连接布线、第一节点形成图案和第一有源接触件的布局形成第一分叉形状。权利要求书3页 说明书11页 附图10页CN 117135900 A2023.11.28CN 117135900 A1.一种集成电路,。

3、包括静态随机存取存储器SRAM装置,其中,SRAM装置包括SRAM单位单元,SRAM单位单元包括第一输出节点和第二输出节点,第一上拉晶体管、第一下拉晶体管和第二下拉晶体管共同连接到第一输出节点,第二上拉晶体管、第三下拉晶体管和第四下拉晶体管共同连接到第二输出节点,其中,第一输出节点连接到第一栅电极、第二栅电极、第一连接布线、第一节点形成图案和第一有源接触件,其中,第一输出节点、第一栅电极、第二栅电极、第一连接布线、第一节点形成图案和第一有源接触件的第一布局设置为第一分叉形状。2.根据权利要求1所述的集成电路,其中,第二输出节点连接到第三栅电极、第四栅电极、第二连接布线、第二节点形成图案和第二有。

4、源接触件,并且第二输出节点、第三栅电极、第四栅电极、第二连接布线、第二节点形成图案和第二有源接触件的第二布局设置为第二分叉形状。3.根据权利要求2所述的集成电路,其中,第一分叉形状和第二分叉形状以H形设置。4.根据权利要求3所述的集成电路,其中,第二栅电极沿第一方向延伸,并且第一连接布线沿第二方向延伸,并且第二栅电极被设置为穿过第一连接布线的端部,并且第四栅电极沿第一方向延伸,并且第二连接布线沿第二方向延伸,并且第四栅电极被设置为穿过第二连接布线的端部。5.根据权利要求2所述的集成电路,其中,第一分叉形状和第二分叉形状被彼此点对称地设置。6.根据权利要求3所述的集成电路,其中,第二栅电极沿第一。

5、方向延伸,并且第一连接布线沿第二方向延伸,并且第二栅电极延伸直到第一连接布线,并且第四栅电极沿第一方向延伸,并且第二连接布线沿第二方向延伸,并且第四栅电极延伸直到第二连接布线。7.根据权利要求1至6中的任何一项所述的集成电路,其中,SRAM单位单元包括:多条金属布线,沿第二方向延伸,在第一方向上彼此间隔开,并且位线信号、互补位线信号、电源电压和地电压被分别施加到所述多条金属布线;以及多条虚设布线,在所述多条金属布线之间,所述多条虚设布线沿第二方向延伸并且在第一方向上彼此间隔开。8.根据权利要求7所述的集成电路,其中,SRAM装置包括:第一电源布线,沿第一方向延伸并且地电压被施加到第一电源布线;。

6、以及多个第一电源栅极过孔,分别设置在所述多条虚设布线与第一电源布线的交点之间,其中,地电压通过所述多个第一电源栅极过孔而被施加到所述多条虚设布线中的每条。9.根据权利要求7所述的集成电路,其中,SRAM装置包括:第二电源布线,沿第一方向延伸并且电源电压被施加到第二电源布线;以及多个第二电源栅极过孔,分别设置在所述多条虚设布线与第二电源布线的交点之间,其中,电源电压通过所述多个第二电源栅极过孔而被施加到所述多条虚设布线中的每条。10.根据权利要求1至6中的任何一项所述的集成电路,其中,SRAM单位单元包括:权利要求书1/3 页2CN 117135900 A2多条金属布线,沿第二方向延伸,在第一方。

7、向上彼此间隔开,并且第一字线信号、第二字线信号、第一位线信号、第二位线信号、电源电压、地电压、第一互补位线信号和第二互补位线信号被分别施加到所述多条金属布线;第一虚设布线,在第一位线信号被施加到的第一金属布线与地电压被施加到的第二金属布线之间;以及第二虚设布线,在第二互补位线信号被施加到的第三金属布线与地电压被施加到的第四金属布线之间沿第一方向彼此间隔开。11.根据权利要求10所述的集成电路,其中,第一字线信号和第二字线信号被分别施加到的金属布线在第二方向上的长度短于第一位线信号、第二位线信号、电源电压、地电压、第一互补位线信号和第二互补位线信号被分别施加到的金属布线在第二方向上的长度。12.。

8、一种集成电路,包括多个SRAM单位单元,每个SRAM单位单元包括:多个全环绕栅极晶体管;多个有源图案,在第一方向上以间隔顺序地布置,并且沿第二方向延伸;第一栅电极,在所述多个有源图案上沿第一轴的第一方向延伸;第二栅电极,在所述多个有源图案上沿第二轴的第一方向延伸;第一连接布线,沿第二方向延伸并且在第一栅电极和第二栅电极上与第一栅电极和第二栅电极交叉;第一节点形成图案,沿第二栅电极延伸并且在第二方向上具有第一长度;第一有源接触件,沿第三轴的第一方向延伸并且与第一节点形成图案交叉,其中,SRAM单位单元的第一输入/输出节点连接到第一栅电极、第二栅电极、第一连接布线、第一节点形成图案和第一有源接触件。

9、,并且其中,第一输入/输出节点、第一栅电极、第二栅电极、第一连接布线、第一节点形成图案和第一有源接触件的第一布局设置为第一分叉形状。13.根据权利要求12所述的集成电路,其中,第一分叉形状包括:第一分支,包括第一栅电极、第二栅电极和第一连接布线之间的第一物理连接;第一互连器,包括作为第二栅电极与第一有源接触件之间的第二物理连接的第一节点形成图案;以及第一叉体,包括第一有源接触件。14.根据权利要求13所述的集成电路,其中,在第一分支中,第二栅电极被设置为穿过第一连接布线的端部,并且第一分叉形状设置为H形。15.根据权利要求13所述的集成电路,其中,在第一分支中,第二栅电极延伸仅直到第一连接布线。

10、,并且第一分叉形状设置为Y形。16.一种集成电路,包括:第一电源布线,沿第一方向延伸;第一栅电极,在第一电源布线下方沿第一轴的第二方向延伸;第二栅电极,在第一电源布线下方沿第一轴的第二方向延伸并且与第一栅电极间隔开;第一有源接触件,在第一电源布线下方,第一有源接触件沿第二轴的第二方向延伸;第二有源接触件,沿第二轴的第二方向延伸并且被设置为与第一有源接触件关于第一权利要求书2/3 页3CN 117135900 A3电源布线对称;第三栅电极,在第一电源布线下方并且沿第三轴的第二方向延伸;第四栅电极,在第一电源布线下方并且与第三栅电极间隔开,第四栅电极沿第三轴的第二方向延伸;第一连接布线,沿第一方向。

11、延伸并且电连接到第一栅电极和第二栅电极;第二连接布线,沿第一方向延伸并且电连接到第三栅电极和第四栅电极;第一节点形成图案,沿第一方向延伸并且被配置为将第二栅电极和第一有源接触件电连接;以及第二节点形成图案,沿第一方向延伸并且被配置为将第三栅电极和第二有源接触件电连接,其中,第一布局形状与第二布局形状点对称,第一栅电极、第一连接布线、第三栅电极、第一节点形成图案和第一有源接触件以第一布局形状被连接,第四栅电极、第二连接布线、第二栅电极、第二节点形成图案和第二有源接触件以第二布局形状被连接。17.根据权利要求16所述的集成电路,其中,点对称是关于第一电源布线与第二轴在第二方向上的交点的点对称。18。

12、.根据权利要求16或17所述的集成电路,还包括:两个第二电源布线,每个第二电源布线在第二方向上与第一电源布线的相应侧间隔开,所述两个第二电源布线沿第一方向延伸;第一金属布线和第二金属布线,第一位线信号和第二位线信号被分别施加到第一金属布线和第二金属布线,第一金属布线和第二金属布线在第二方向上与所述两个第二电源布线中的第一个电源布线间隔开并且沿第一方向延伸;以及第三金属布线和第四金属布线,第一互补位线信号和第二互补位线信号被分别施加到第三金属布线和第四金属布线,第三金属布线和第四金属布线在第二方向上与所述两个第二电源布线中的第二个电源布线间隔开并且沿第一方向延伸。19.根据权利要求18所述的集成。

13、电路,还包括沿第一方向延伸的多条虚设布线,并且设置在第二金属布线与第一金属布线之间,设置在第一金属布线与所述两个第二电源布线中的第一个电源布线之间,设置在所述两个第二电源布线中的第二个电源布线与第三金属布线之间,并且设置在第三金属布线与第四金属布线之间。20.根据权利要求19所述的集成电路,其中,电源电压或地电压被施加到所述多条虚设布线。权利要求书3/3 页4CN 117135900 A4集成电路0001本申请要求于2022年5月27日提交到韩国知识产权局的第1020220065338号韩国专利申请和于2022年8月23日提交到韩国知识产权局的第1020220105592号韩国专利申请的优先权。

14、,所述韩国专利申请中的每个的内容通过引用全部包含于此。技术领域0002本公开涉及包括静态随机存取存储器装置的集成电路。背景技术0003半导体装置相关技术由于半导体用户的积极需求和半导体制造商的不断努力而在世界范围内实现了显著的增长并继续发展。此外,半导体制造商对此不满意,并且努力实现半导体装置的进一步小型化、高集成度和大容量,并且还加速研究和开发以更高速度执行稳定和平稳的操作。半导体制造商的这样的努力带来了微处理技术、微装置技术和电路设计技术的进步,这在诸如动态随机存取存储器(DRAM)或静态随机存取存储器(SRAM)的半导体存储器单元的技术中表现出显著的成就。0004具体地,在SRAM领域,。

15、与传统的单端口SRAM相比,已经开发了能够执行高速读取和写入操作的双端口SRAM。发明内容0005一个方面提供能够在减小面积的同时提高装置性能和可靠性的集成电路。0006另一方面提供由下拉晶体管的级联连接占据的面积被减小的集成电路。0007根据一个或多个实施例的一个方面,提供一种集成电路,所述集成电路包括静态随机存取存储器(SRAM)装置,其中,SRAM装置包括SRAM单位单元,SRAM单位单元包括第一输出节点和第二输出节点,第一上拉晶体管、第一下拉晶体管和第二下拉晶体管共同连接到第一输出节点,第二上拉晶体管、第三下拉晶体管和第四下拉晶体管共同连接到第二输出节点,其中,第一输出节点连接到第一栅。

16、电极、第二栅电极、第一连接布线、第一节点形成图案和第一有源接触件,并且其中,第一输出节点、第一栅电极、第二栅电极、第一连接布线、第一节点形成图案和第一有源接触件的第一布局形成第一分叉形状。0008根据一个或多个实施例的另一方面,提供一种集成电路,所述集成电路包括多个SRAM单位单元,每个SRAM单位单元包括:多个全环绕栅极晶体管;多个有源图案,在第一方向上以间隔顺序地布置,并且沿第二方向延伸;第一栅电极,在所述多个有源图案上沿第一轴的第一方向延伸;第二栅电极,在所述多个有源图案上沿第二轴的第一方向延伸;第一连接布线,沿第二方向延伸并且在第一栅电极和第二栅电极上与第一栅电极和第二栅电极交叉;第一。

17、节点形成图案,沿第二栅电极延伸并且在第二方向上具有第一长度;第一有源接触件,沿第三轴的第一方向延伸并且与第一节点形成图案交叉,其中,SRAM单位单元的第一输入/输出节点连接到第一栅电极、第二栅电极、第一连接布线、第一节点形成图案和第一有源接触件,并且其中,第一输入/输出节点、第一栅电极、第二栅电极、第一连接布线、第一节说明书1/11 页5CN 117135900 A5点形成图案和第一有源接触件的第一布局形成第一分叉形状。0009根据一个或多个实施例的另一方面,提供一种集成电路,所述集成电路包括:第一电源布线,沿第一方向延伸;第一栅电极,在第一电源布线下方沿第一轴的第二方向延伸;第二栅电极,在第。

18、一电源布线下方沿第一轴的第二方向延伸并且与第一栅电极间隔开;第一有源接触件,在第一电源布线下方,第一有源接触件沿第二轴的第二方向延伸;第二有源接触件,沿第二轴的第二方向延伸并且被设置为与第一有源接触件关于第一电源布线对称;第三栅电极,在第一电源布线下方并且沿第三轴的第二方向延伸;第四栅电极,在第一电源布线下方并且与第三栅电极间隔开,第四栅电极沿第三轴的第二方向延伸;第一连接布线,沿第一方向延伸并且电连接到第一栅电极和第二栅电极;第二连接布线,沿第一方向延伸并且电连接到第三栅电极和第四栅电极;第一节点形成图案,沿第一方向延伸并且被配置为将第二栅电极和第一有源接触件电连接;以及第二节点形成图案,沿。

19、第一方向延伸并且被配置为将第三栅电极和第二有源接触件电连接,其中,第一栅电极、第一连接布线、第二栅电极、第一节点形成图案和第一有源接触件被连接的第一布局形状与第四栅电极、第二连接布线、第三栅电极、第二节点形成图案和第二有源接触件被连接的第二布局形状点对称。附图说明0010通过参照附图详细描述以上和其他方面的示例性实施例,以上和其他方面将变得更加清楚,其中:0011图1是根据一些实施例的包括静态随机存取存储器(SRAM)装置的半导体装置的框图;0012图2是包括根据一些实施例配置的静态随机存取存储器(SRAM)装置的半导体装置的平面图;0013图3是示出根据一些实施例的图2的半导体装置的SRAM。

20、单位单元的电路图;0014图4示出根据一些实施例的包括形成在有源接触件上的各种布局图案的布局的示例;0015图5示出根据一些实施例的示出形成在图4的布局上的前金属线的布局;0016图6是沿图4的线AA 截取的剖视图;0017图7是根据一些实施例的SRAM单位单元的布局图;0018图8是根据一些实施例的SRAM单位单元的布局图;以及0019图9和图10是根据一些实施例的SRAM单位单元的布局图。具体实施方式0020在本说明书中,为了便于理解,一侧或一个方向以及另一侧或另一方向被用作相对概念。因此,“一侧”和“另一侧”不表示特定方向、位置或组件,并且可彼此互换。例如,“一侧”可被解释为“另一侧”,。

21、并且“另一侧”可被解释为“一侧”。因此,“一侧”和“另一侧”可分别被表示为“第一”和“第二”,并且“另一侧”和“一侧”可分别被表示为“第一”和“第二”。然而,在一个实施例内,“一侧”和“另一侧”不可互换使用。在本说明书中,两侧表示一侧和另一侧两者。说明书2/11 页6CN 117135900 A60021在本说明书中,为了便于理解,第一方向、第二方向和第三方向或者D1方向、D2方向和D3方向被用作相对概念。因此,第一方向、第二方向和第三方向或者D1方向、D2方向和D3方向不表示特定方向,并且可彼此互换。在以下实施例中,第一方向将被表示为D2方向,并且第二方向将被表示为D1方向,但是D1方向可被。

22、表示为第一方向,并且D2方向可被表示为第二方向。然而,在一个实施例内,第一方向和第二方向不可互换使用。0022在本说明书中,术语“布置/被布置”被用作与例如“放置/被放置”、“设置/被设置”、“安置/被安置”类似的术语。0023在典型的单端口SRAM中,一个单位存储器单元包括六个晶体管(即,两个负载晶体管、两个驱动晶体管和两个有源晶体管),使得可顺序地执行读取和写入操作。相比之下,双端口SRAM被配置为通过将两个有源晶体管添加到典型的单端口SRAM来以双模式(dual mode)执行读取和写入操作,并且因此被用于需要高速的集成电路中。0024图1是根据一些实施例的包括静态随机存取存储器(SRA。

23、M)装置的半导体装置的框图。0025参照图1,半导体装置10可包括存储器单元阵列11、输入/输出(I/O)块13、行驱动器14和控制块15。在一些实施例中,半导体装置10可以是存储器装置。半导体装置10可接收命令CMD、地址ADDR、时钟CLK、写入数据DATA_IN,并且可输出读取数据DATA_OUT。例如,半导体装置10可接收指示写入操作的命令CMD(可被称为“写入命令”)、地址(可被称为“写入地址”)和写入数据DATA_IN,并且写入数据DATA_IN可被存储在存储器单元阵列11的与地址对应的区域中。此外,半导体装置10可接收指示读取操作的命令CMD(可被称为“读取命令”)和地址(可被称。

24、为“读取地址”),并且可将存储在存储器单元阵列11的与地址对应的区域中的读取数据DATA_OUT输出到外部。0026存储器单元阵列11可包括多个位单元12。位单元12中的每个可连接到多条字线WL中的一条,并且可连接到多条位线BL中的至少一条。0027行驱动器14可通过多条字线WL连接到存储器单元阵列11。行驱动器14可基于行地址ROW来激活多条字线WL中的一条。因此,在多个存储器单元之中,连接到激活的字线的存储器单元可被选择。也就是说,行驱动器14可选择多条字线WL中的任何一条。0028控制块15可接收命令CMD、地址ADDR和时钟CLK,并且可生成行地址ROW、列地址COL和控制信号CTR。。

25、例如,控制块15可通过对命令CMD进行解码来识别读取命令,并且可生成行地址ROW、列地址COL和作为控制信号CTR的读取信号以从存储器单元阵列11读取读取数据DATA_OUT。此外,控制块15可通过对命令CMD进行解码来识别写入命令,并且可生成行地址ROW、列地址COL和作为控制信号CTR的写入信号以将数据DATA_IN写入存储器单元阵列11中。0029根据一些实施例,输入/输出(I/O)块13可包括位线预充电电路、列驱动器、读取电路和写入电路。0030根据一些实施例,半导体装置10还可包括与SRAM装置集成的另一装置/电路模块(例如,逻辑装置、高频装置、图像感测装置、动态随机存取存储器(DR。

26、AM)装置或它们的组合)。0031图2是包括根据一些实施例配置的静态随机存取存储器(SRAM)装置的半导体装置的平面图。说明书3/11 页7CN 117135900 A70032参照图2,根据一些实施例的半导体装置10(例如,图1的半导体装置)包括静态随机存取存储器(SRAM)电路,该SRAM电路具有配置在阵列中的多个SRAM单位单元(或SRAM位单元)100的位单元阵列12(也被称为SRAM阵列12),并且SRAM单位单元沿着多个行在多个列中延伸。也就是说,SRAM单位单元被布置在行和列的阵列中。0033半导体装置10还可包括与SRAM装置集成的另一装置/电路模块(例如,逻辑装置、高频装置、。

27、图像感测装置、动态随机存取存储器(DRAM)装置或它们的组合)。0034在一些实施例中,位单元阵列12中的SRAM单位单元100的每列可沿第一方向X延伸,并且每行可沿第二方向Y延伸。例如,每列可包括沿第一方向X配置为排(列)的N1个SRAM单位单元100,并且每行可包括沿第二方向Y配置为排(行)的N2个SRAM单位单元100。也就是说,位单元阵列12可包括以N1行和N2列(N1N2)布置的SRAM单位单元100。在一些实施例的位单元阵列12中,每列可包括8、16、32、64或128个SRAM单位单元100,并且每行可包括4、8、16或32个SRAM单位单元100。在图2中所示出的实施例中,位单。

28、元阵列12包括4列和8行。0035半导体装置10可包括设置在位单元阵列12的四个角处的角虚设单元16,和边缘带(诸如,设置在位单元阵列12的行边缘上的字线边缘带(WL边缘带)18和设置在位单元阵列12的列边缘上的位线边缘带(BL边缘带)22)。每个WL边缘带18可包括沿第一方向X被配置在排中的多个WL边缘单元20,并且每个BL边缘带22可包括沿第二方向Y被配置在排中的多个BL边缘单元24。这些边缘带18和22可以是未被设计为用作SRAM单位单元100,但是被设计为提供其他功能的电路区域。0036图3是示出图2的半导体装置的SRAM单位单元的电路图。0037参照图3,根据一些实施例的半导体装置的。

29、SRAM单位单元100包括上拉晶体管PU1和PU2、下拉晶体管PD1、PD2、PD3和PD4、以及传输门晶体管PG1、PG2、PG3和PG4。在一些实施例中,包括在SRAM单位单元100中的多个晶体管可以是全环绕栅极晶体管。0038下拉晶体管PD1的源极、漏极和栅极连接到下拉晶体管PD2的源极、漏极和栅极。也就是说,下拉晶体管PD1和下拉晶体管PD2的源极共同连接到地电压节点VSS,下拉晶体管PD1和下拉晶体管PD2的漏极共同连接到节点N1,并且下拉晶体管PD1和下拉晶体管PD2的栅极共同连接到节点N2。0039下拉晶体管PD3的源极、漏极和栅极连接到下拉晶体管PD4的源极、漏极和栅极。也就是。

30、说,下拉晶体管PD3和下拉晶体管PD4的源极共同连接到地电压节点VSS,下拉晶体管PD3和下拉晶体管PD4的漏极共同连接到节点N2,并且下拉晶体管PD3和下拉晶体管PD4的栅极共同连接到节点N1。0040因此,下拉晶体管PD1和PD2以及下拉晶体管PD3和PD4作为单个下拉晶体管来操作。0041传输门晶体管PG1和PG4形成为SRAM单位单元100的第一端口A。传输门晶体管PG2和PG3形成为SRAM单位单元100的第二端口B。字线A信号WL_A被施加到传输门晶体管PG1和PG4的栅极,并且字线B信号WL_B被施加到传输门晶体管PG2和PG3的栅极。上拉晶体管PU1以及下拉晶体管PD1和PD2。

31、形成第一反相器INV1,上拉晶体管PU2和下拉晶体管PD3和PD4形成第二反相器INV2,第二反相器INV2的输出节点N2连接到反相器INV1的输入,并且第一反相器的输出节点N1连接到第二反相器INV2的输入,从而形成锁存器。SRAM单位单元100将位存储在由上拉晶体管PU1和PU2以及下拉晶体管PD1和PD2形成的锁存器中。存储在锁存器中的说明书4/11 页8CN 117135900 A8位可通过位线端口BL_A和互补位线端口BLB_A而被读取,或者可通过位线端口BL_B和互补位线端口BLB_B而被读取。另外,位可通过位线端口BL_A和互补位线端口BLB_A而被写入锁存器中,或者可通过位线端。

32、口BL_B和互补位线端口BLB_B而被写入锁存器中。0042在双端口中,存储在SRAM单位单元100中的位可通过端口A或端口B而被同时读取。包括端口A和端口B的双端口SRAM单位单元可执行并行操作。例如,当在第一SRAM单位单元中执行读取操作时,可在与第一SRAM单位单元属于同一列或相同一行的第二SRAM单位单元中同时执行写入操作。0043图4和图5是根据一些实施例的SRAM单位单元的布局图。具体地,图4示出根据一些实施例的形成在有源接触件上的各种布局图案,并且图5示出了示出形成在图4的布局上的前金属线的布局。图6是沿图4的线AA截取的剖视图。0044在一些实施例中,SRAM阵列12中的SRA。

33、M单位单元100的每行可沿D1方向延伸,并且SRAM单位单元100的每列可沿D2方向延伸。例如,每行可包括沿D1方向配置为一排(列)的N1个SRAM单位单元100,并且每列可包括沿D2方向配置为一排(行)的N2个SRAM单位单元100。也就是说,SRAM阵列12可包括以N1行和N2列布置的多个SRAM单位单元100。0045根据一些实施例的SRAM单位单元100可包括有源图案AP1、AP2、AP3、AP4、AP5和AP6;有源接触件CA1、CA2、CA3、CA4、CA5、CA6、CA7、CA8、CA9、CA10、CA11和CA12;栅电极PC1、PC2、PC3、PC4、PC5、PC6、PC7和。

34、PC8;有源过孔VA1、VA2、VA3、VA4、VA5、VA6、VA7、VA8、VA9和VA10;栅极过孔CB1、CB3、CB4、CB6、CBWLA、CBWLB、CBWTA和CBWTB;节点形成图案CB2和CB5;以及形成在基底上的金属布线M1_WLA、M1_WLB、M1_BLB、M1_BLA、M1_VDD、M1_VSS、M1_BTB和M1_BTA。0046在一些实施例中,基底可以是硅基底或绝缘体上硅(SOI)基底。在一些实施例中,基底可包括硅锗、绝缘体上硅锗(SGOI)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓,但是实施例不限于此。0047有源图案AP1、AP2、AP3、AP4、A。

35、P5和AP6可设置在SRAM单位单元100中。有源图案AP3和AP4可设置在SRAM单位单元100的P沟道金属氧化物半导体(PMOS)区域中,并且有源图案AP1、AP2、AP5和AP6可设置在SRAM单位单元100的N沟道金属氧化物半导体(NMOS)区域中。0048有源图案AP1、AP2、AP3、AP4、AP5和AP6可在D1方向上伸长。换言之,有源图案AP1、AP2、AP3、AP4、AP5和AP6可在D1方向上延伸。有源图案AP1、AP2、AP3、AP4、AP5和AP6可设置为在D2方向上彼此间隔开。例如,有源图案AP3可设置在沿D2方向彼此间隔开的有源图案AP2与有源图案AP4之间。有源图。

36、案AP4可设置在沿D2方向彼此间隔开的有源图案AP3与有源图案AP5之间。有源图案AP3和有源图案AP4的沿D1方向延伸的部分可在D2方向上部分地重叠。也就是说,有源图案AP3和有源图案AP4可在D1方向上以Z字形(zigzag)图案放置,使得有源图案AP3的端部和有源图案AP4的端部在D1方向上交错,如图4中所示出的,有源图案AP4的底端高于有源图案AP3的底端。0049有源图案AP1、AP2、AP5和AP6中的每个的宽度(D2方向上的宽度)可大于有源图案AP3和AP4中的每个的宽度。也就是说,上拉晶体管PU1和PU2被形成在其中的有源图案AP3和AP4的宽度可窄于其他晶体管(即,下拉晶体管。

37、和传输门晶体管)被形成在其中的有源图案AP1、AP2、AP5和AP6的宽度。此外,在SRAM单位单元100中,有源图案AP3和AP4在D1方向上的长度可短于有源图案AP1、AP2、AP5和AP6在D1方向上的长度。在一个实施例中,上拉晶体管说明书5/11 页9CN 117135900 A9PU1和PU2可被设置在N阱(NW)中。0050有源图案AP1、AP2、AP3、AP4、AP5和AP6可以是多沟道有源图案。例如,多沟道有源图案可包括下部图案和多个片状图案。根据一些实施例,下部图案可通过蚀刻基底的一部分而被形成,并且可包括从基底生长的外延层。下部图案可包括硅或锗,硅或锗中的每者是元素半导体材。

38、料。在一些实施例中,下部图案BP1、BP2、BP3和BP4可包括化合物半导体,例如IVIV族化合物半导体或IIIV族化合物半导体。0051IVIV族化合物半导体可以是二元化合物或三元化合物,二元化合物或三元化合物包括从由碳(C)、硅(Si)、锗(Ge)和锡(Sn)组成的组中选择的至少两种元素,或者掺杂有IV族元素的上述化合物。0052IIIV族化合物半导体可以是例如通过将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一者与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一者组合而形成的二元化合物、三元化合物或四元化合物。0053片状图案可包括各自为元素半导体材料的硅或锗中的一者。

39、以及IVIV族化合物半导体或IIIV族化合物半导体。每个片状图案可包括与下部图案的材料相同的材料,或者可包括与下部图案的材料不同的材料。0054在根据一些实施例的半导体装置中,每个下部图案可以是包含硅的硅下部图案,并且每个片状图案可以是包含硅的硅片状图案。0055有源接触件CA1至CA12和多个栅电极PC1至PC8可在D2方向上延伸,并且可被设置为在D2方向上彼此间隔开。例如,有源接触件CA1、有源接触件CA2、有源接触件CA3、有源接触件CA4和有源接触件CA5可设置在D2方向上的同一轴(例如,第一轴)上,可设置为在D2方向上彼此间隔开。栅电极PC1、栅电极PC2、栅电极PC3和栅电极PC4。

40、可设置在D2方向上的同一轴(例如,第二轴)上,并且可设置为在D2方向上彼此间隔开。有源接触件CA6和有源接触件CA7可设置在D2方向上的同一轴(例如,第三轴)上,并且可设置为在D2方向上彼此间隔开。栅电极PC5、栅电极PC6、栅电极PC7和栅电极PC8可设置在D2方向上的同一轴(例如,第四轴)上,并且可设置为在D2方向上彼此间隔开。有源接触件CA8、有源接触件CA9、有源接触件CA10、有源接触件CA11和有源接触件CA12可设置在D2方向上的同一轴(例如,第五轴)上,并且可设置为在D2方向上彼此间隔开。D2方向上的第一轴至第五轴平行延伸,同时在D1方向上彼此间隔开,并且彼此不相交。0056有。

41、源过孔VA1至VA10可形成在有源接触件CA1至CA12上。有源接触件CA1至CA12和有源过孔VA1至VA10可电连接。有源接触件CA1至CA12和有源过孔VA1至VA10可将被提供以限定晶体管的源极区域或漏极区域的电压传送到晶体管的源极/漏极区域。0057栅极过孔CBWLA、CBWLB、CB1、CB3、CB4和CB6或节点形成图案CB2和CB5可形成在栅电极PC1至PC8上。栅电极PC1至PC8与栅极过孔CBWLA、CBWLB、CB1、CB3、CB4和CB6可电连接。栅极过孔CBWLA、CBWLB、CB1、CB3、CB4和CB6可将提供给晶体管的栅极的栅极电压传送到栅电极PC1至PC8。节。

42、点形成图案CB2可在D1方向上延伸以连接栅电极PC3和有源接触件CA6。节点形成图案CB5可在D1方向上延伸以连接栅电极PC6和有源接触件CA7。由于节点形成图案CB2,节点N2(见图3)可形成在SRAM单位单元100中,并且由于节点形成图案CB5,节点N1(见图3)可形成在SRAM单位单元100中。0058节点形成图案可包括与栅极过孔CBWLA、CBWLB、CB1、CB3、CB4和CB6的材料相同的说明书6/11 页10CN 117135900 A10材料。例如,参照示出沿线AA 截取的节点形成图案CB5的截面的图6,在D2方向上延伸的N型阱区域(在下文中,被称为“阱区域STI”)通过浅沟槽。

43、隔离工艺被形成在基底SUB上,并且用于电连接阱区域STI的有源接触件CA7形成为在D2方向上延伸。栅电极PC6被形成在基底上以在D2方向上延伸,同时在D1方向上与有源接触件CA7间隔开,并且在D1方向上延伸的节点形成图案CB5被形成在有源接触件CA7与栅电极PC6之间。有源接触件CA7与栅电极PC6通过节点形成图案CB5电连接以形成节点N1。0059虽然未示出,但是与节点形成图案CB5类似,节点形成图案CB2被形成在有源接触件CA6与栅电极PC3上以在D1方向上延伸。0060栅电极PC1至PC8可包括导电材料。例如,栅电极PC1至PC8中的每个可包括例如金属、金属合金、导电金属氮化物、导电金属。

44、碳氮化物、金属硅化物、掺杂半导体材料、导电金属氧化物和导电金属氮氧化物中的至少一者。0061栅电极PC1和PC5中的每个可与有源图案AP1相交。栅电极PC2可与有源图案AP2相交。栅电极PC6可与有源图案AP2和有源图案AP3中的每个相交。栅电极PC3可与有源图案AP4和有源图案AP5中的每个相交。栅电极PC7可与有源图案AP5相交。栅电极PC4和PC8中的每个可与有源图案AP6相交。0062栅电极PC1至PC8中的每个可与包括在每个有源图案中的下部图案相交,并且可围绕每个有源图案的片状图案。0063上拉晶体管PU1被限定在栅电极PC3和有源图案AP4相交的区域中,并且上拉晶体管PU2被限定在。

45、栅电极PC6和有源图案AP3相交的区域中。下拉晶体管PD1被限定在栅电极PC3和有源图案AP5相交的区域中,并且下拉晶体管PD2被限定在栅电极PC7和有源图案AP5相交的区域中。下拉晶体管PD3被限定在栅电极PC6和有源图案AP2相交的区域中,并且下拉晶体管PD4被限定在栅电极PC2和有源图案AP2相交的区域中。传输门晶体管PG1被限定在栅电极PC4和有源图案AP6相交的区域中,并且传输门晶体管PG2被限定在栅电极PC8和有源图案AP6相交的区域中。传输门晶体管PG4被限定在栅电极PC1和有源图案AP1相交的区域中,并且传输门晶体管PG3被限定在栅电极PC5和有源图案AP1相交的区域中。006。

46、4上拉晶体管PU1和下拉晶体管PD1可包括栅电极PC3。也就是说,包括上拉晶体管PU1和下拉晶体管PD1的第一反相器INV1可包括栅电极PC3。连接布线M11被设置为在D1方向上延伸。下拉晶体管PD1的栅电极PC3可通过栅极过孔CB3电连接到连接布线M11,并且下拉晶体管PD2的栅电极PC7可通过栅极过孔CB6电连接到连接布线M11。有源接触件CA6可以是下拉晶体管PD3和下拉晶体管PD4的漏极区域,并且可以是传输门晶体管PG4和传输门晶体管PG3的源极或漏极。作为下拉晶体管PD3和下拉晶体管PD4的源极区域的有源接触件CA2和有源接触件CA9可分别通过有源过孔VA2和有源过孔VA7电连接到金。

47、属布线M1_BLB、M1_BLA、M1_VSS、M1_VDD、M1_BTB和M1_BTA。0065如图3的电路中所示出的,下拉晶体管PD3和下拉晶体管PD4可通过如下方式被并联连接:经由连接布线M12将栅电极PC2和PC6连接到作为有源接触件CA7的同一节点,将用作源极区域的有源接触件CA2和CA9电连接到同一节点,并且将用作漏极区域的有源接触件CA6电连接到同一节点。如图3的电路中那样,下拉晶体管PD1和下拉晶体管PD2可通过如下方式被并联连接:经由连接布线M11将栅电极PC3和PC7连接到作为有源接触件CA6的同一节点,将用作源极区域的有源接触件CA4和CA11电连接到同一节点,并且将用作。

48、漏极区域的有说明书7/11 页11CN 117135900 A11源接触件CA7电连接到同一节点。0066上拉晶体管PU2和下拉晶体管PD3可包括栅电极PC6。也就是说,包括上拉晶体管PU2和下拉晶体管PD3的第二反相器INV2可包括栅电极PC6。连接布线M12设置为在D1方向上延伸。下拉晶体管PD3的栅电极PC6可通过栅极过孔CB4电连接到连接布线M12,并且下拉晶体管PD4的栅电极PC2可通过栅极过孔CB1电连接到连接布线M12。0067金属布线M1_BLB、M1_BLA、M1_VSS、M1_VDD、M1_VSS、M1_BTB和M1_BTA可设置为在D1方向上延伸,并且可与在D2方向上延伸。

49、的栅电极和有源接触件相交。金属布线M1_BLB、M1_BLA、M1_VSS、M1_VDD、M1_VSS、M1_BTB和M1_BTA可设置为在D1方向上延伸,同时在D2方向上以规则间隔彼此间隔开。0068互补位线信号BLB_B(见图3)被提供给金属布线M1_BLB,位线信号BL_A被提供给金属布线M1_BLA,地电压VSS被提供给金属布线M1_VSS,电源电压VDD被提供给金属布线M1_VDD,互补位线信号BLB_B被提供给金属布线M1_BTB,并且位线信号BL_A被提供给金属布线M1_BTA。0069根据一些实施例,SRAM单位单元100还可包括虚设布线M1_S1、M1_S2、M1_S3和M1。

50、_S4。虚设布线M1_S1、M1_S2、M1_S3和M1_S4可通过与形成金属布线M1_BLB、M1_BLA、M1_VSS、M1_VDD、M1_VSS、M1_BTB和M1_BTA的工艺不同的工艺而被形成。例如,金属布线M1_BLB、M1_BLA、M1_VSS、M1_VDD、M1_VSS、M1_BTB和M1_BTA可被首先形成,然后虚设布线M1_S1、M1_S2、M1_S3和M1_S4可被形成。虚设布线M1_S1、M1_S2、M1_S3和M1_S4中的每条的宽度(D2方向上的宽度)可小于金属布线M1_BLB、M1_BLA、M1_VSS、M1_VDD、M1_VSS、M1_BTB和M1_BTA中的每。

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