半导体存储器装置及其制造方法.pdf

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1、(19)国家知识产权局(12)发明专利申请(10)申请公布号 (43)申请公布日 (21)申请号 202310071167.6(22)申请日 2023.01.16(30)优先权数据10-2022-0065014 2022.05.26 KR(71)申请人 爱思开海力士有限公司地址 韩国京畿道(72)发明人 吴在永(74)专利代理机构 北京三友知识产权代理有限公司 11127专利代理师 孙东喜刘久亮(51)Int.Cl.H10B 43/35(2023.01)H10B 43/27(2023.01)H10B 43/50(2023.01)H10B 41/35(2023.01)H10B 41/27(202。

2、3.01)H10B 41/50(2023.01)(54)发明名称半导体存储器装置及其制造方法(57)摘要本文可提供一种半导体存储器装置及其制造方法。该半导体存储器装置可包括栅极层叠物和设置在栅极层叠物中的沟道结构，其中，该沟道结构可包括：沟道层，其包括穿透栅极层叠物的第一部分以及从第一部分延伸以突出高于栅极层叠物的第二部分；芯绝缘层，其设置在沟道结构的中央区域中；以及屏障层，其设置在沟道层和芯绝缘层之间。权利要求书2页 说明书8页 附图15页CN 117135930 A2023.11.28CN 117135930 A1.一种半导体存储器装置，该半导体存储器装置包括：栅极层叠物；以及沟道结构，该。

3、沟道结构设置在所述栅极层叠物中，其中，所述沟道结构包括：沟道层，该沟道层包括第一部分和第二部分，所述第一部分穿透所述栅极层叠物，所述第二部分从所述第一部分延伸以突出高于所述栅极层叠物；芯绝缘层，该芯绝缘层设置在所述沟道结构的中央区域中；以及屏障层，该屏障层设置在所述沟道层和所述芯绝缘层之间。2.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括：掺杂半导体层，该掺杂半导体层被设置为与所述栅极层叠物和所述沟道层的所述第二部分交叠。3.根据权利要求1所述的半导体存储器装置，其中，所述沟道层的所述第二部分包括n型杂质和p型杂质中的至少一种。4.根据权利要求1所述的半导体存储器装置，其中，。

4、所述屏障层包括金属层和金属氮化物层中的至少一种。5.根据权利要求4所述的半导体存储器装置，该半导体存储器装置还包括：衬层，该衬层设置在所述屏障层和所述沟道层之间。6.根据权利要求1所述的半导体存储器装置，其中，所述屏障层包括与所述芯绝缘层的绝缘材料不同的绝缘材料。7.根据权利要求2所述的半导体存储器装置，其中，所述沟道层和所述屏障层插置在所述芯绝缘层和所述掺杂半导体层之间，并且所述芯绝缘层通过所述沟道层和所述屏障层与所述掺杂半导体层间隔开。8.根据权利要求2所述的半导体存储器装置，其中，所述芯绝缘层接触所述掺杂半导体层，并且所述沟道层和所述屏障层沿着所述芯绝缘层的侧壁延伸。9.一种制造半导体存。

5、储器装置的方法，该方法包括以下步骤：在基板上形成栅极层叠物；形成穿过所述栅极层叠物并延伸到所述基板中的开口；在所述开口中形成存储器层；在所述存储器层中形成沟道层；在所述沟道层中形成屏障层；在所述屏障层中形成芯绝缘层；去除所述基板，使得所述沟道层包括第一部分和第二部分，所述第一部分穿透所述栅极层叠物，所述第二部分从所述第一部分延伸以突出高于所述栅极层叠物；以及将导电杂质注入到所述沟道层的所述第二部分中。10.根据权利要求9所述的方法，该方法还包括以下步骤：去除所述基板，并且蚀刻所述存储器层的一部分，使得所述沟道层的所述第二部分暴露。11.根据权利要求10所述的方法，该方法还包括以下步骤：权利要求。

6、书1/2 页2CN 117135930 A2形成与所述栅极层叠物和所述沟道层的所述第二部分交叠的掺杂半导体层。12.根据权利要求9所述的方法，该方法还包括以下步骤：在所述屏障层和所述沟道层之间形成衬层。13.根据权利要求9所述的方法，该方法还包括以下步骤：通过蚀刻所述屏障层和所述芯绝缘层的相应部分来在所述芯绝缘层上形成覆盖图案。14.根据权利要求9所述的方法，其中，所述屏障层包括金属层和金属氮化物层中的至少一种。15.根据权利要求9所述的方法，其中，所述沟道层的所述第二部分包括n型杂质和p型杂质中的至少一种。16.一种制造半导体存储器装置的方法，该方法包括以下步骤：在基板上形成栅极层叠物；形成。

7、穿过所述栅极层叠物并延伸到所述基板中的第一开口；在所述第一开口中形成存储器层；在所述存储器层中形成沟道层，该沟道层包括第一部分和第二部分，所述第一部分穿透所述栅极层叠物，所述第二部分从所述第一部分延伸以突出高于所述栅极层叠物；在所述沟道层中形成第一芯绝缘层；去除所述基板、所述存储器层和所述沟道层的相应部分，使得所述第一芯绝缘层暴露；通过去除所述第一芯绝缘层来形成第二开口；沿着所述第二开口的表面形成屏障层；以及将导电杂质注入到所述沟道层的所述第二部分中。17.根据权利要求16所述的方法，该方法还包括以下步骤：在所述屏障层和所述沟道层之间形成衬层。18.根据权利要求16所述的方法，该方法还包括以下。

8、步骤：通过蚀刻所述屏障层和所述第一芯绝缘层的相应部分来在所述第一芯绝缘层上形成覆盖图案。19.根据权利要求16所述的方法，其中，所述屏障层包括与所述第一芯绝缘层的绝缘材料不同的绝缘材料。20.根据权利要求19所述的方法，该方法还包括以下步骤：形成与所述栅极层叠物和所述沟道层的所述第二部分交叠的掺杂半导体层。权利要求书2/2 页3CN 117135930 A3半导体存储器装置及其制造方法技术领域0001本发明公开的各种实施方式总体上涉及半导体存储器装置和制造该半导体存储器装置的方法，更具体地，涉及一种三维(3D)半导体存储器装置和制造该3D半导体存储器装置的方法。背景技术0002即使供电中断时，。

9、非易失性存储器装置也保留所存储的数据。最近，随着存储器单元以单层形成在基板上的二维(2D)非易失性存储器装置达到其物理缩放极限(例如，集成度)，已提出了包括垂直层叠在基板上的存储器单元的三维(3D)非易失性存储器装置。0003这些3D非易失性存储器装置可包括彼此交替地层叠的层间绝缘层和栅电极以及穿过层间绝缘层和栅电极的沟道层，其中存储器单元沿着沟道层层叠。然而，为了改进这些3D非易失性存储器装置的操作可靠性，需要进一步改进其结构和制造方法。发明内容0004本发明公开的各种实施方式涉及一种半导体存储器装置和制造该半导体存储器装置的方法，其使得能够方便其制造工艺并且具有稳定的结构和改进的特性。00。

10、05本发明公开的实施方式可提供一种半导体存储器装置。该半导体存储器装置可包括栅极层叠物和设置在栅极层叠物中的沟道结构，其中，沟道结构包括：沟道层，其包括穿透栅极层叠物的第一部分和从第一部分延伸以突出高于栅极层叠物的第二部分；芯绝缘层，其设置在沟道结构的中央区域中；以及屏障层，其设置在沟道层和芯绝缘层之间。0006本发明公开的实施方式可提供一种制造半导体存储器装置的方法。该方法可包括以下步骤：在基板上形成栅极层叠物；形成穿过栅极层叠物并延伸到基板中的开口；在开口中形成存储器层；在存储器层中形成沟道层；在沟道层中形成屏障层；在屏障层中形成芯绝缘层；去除基板，使得沟道层包括穿透栅极层叠物的第一部分和。

11、从第一部分延伸以突出高于栅极层叠物的第二部分；以及将导电杂质注入到沟道层的第二部分中。0007本发明公开的实施方式可提供一种制造半导体存储器装置的方法。该方法可包括以下步骤：在基板上形成栅极层叠物；形成穿过栅极层叠物并延伸到基板中的第一开口；在第一开口中形成存储器层；在存储器层中形成沟道层，该沟道层包括穿透栅极层叠物的第一部分和从第一部分延伸以突出高于栅极层叠物的第二部分；在沟道层中形成第一芯绝缘层；去除基板、存储器层和沟道层的相应部分，使得第一芯绝缘层暴露；通过去除第一芯绝缘层来形成第二开口；沿着第二开口的表面形成屏障层；以及将导电杂质注入到沟道层的第二部分中。0008对于本领域普通技术人员。

12、而言，从以下结合附图对实施方式的详细描述，本发明的这些和其它特征和优点将变得显而易见。说明书1/8 页4CN 117135930 A4附图说明0009图1A和图1B是示出根据本发明公开的实施方式的半导体存储器装置的结构的示意性截面图。0010图2A和图2B是示出根据本发明公开的实施方式的半导体存储器装置的结构的示意性截面图。0011图3A至图3E是示出根据本发明公开的实施方式的半导体存储器装置的制造方法的示意性截面图。0012图4A至图4E是示出根据本发明公开的实施方式的半导体存储器装置的制造方法的示意性截面图。0013图5是示出根据本发明公开的实施方式的存储器系统的配置的简化框图。0014图。

13、6是示出根据本发明公开的实施方式的计算系统的配置的简化框图。具体实施方式0015在符合本说明书或申请中公开的本发明公开的概念的实施方式中，举例说明了具体结构或概念描述以描述符合本发明公开的概念的实施方式。然而，符合本发明公开的概念的实施方式不应解释为仅限于所描述的实施方式，在不脱离本发明的范围的情况下，其它实施方式或其修改也可按各种形式实现。0016在本发明公开的实施方式中，将理解，尽管本文中可使用术语“第一”和“第二”来描述各种元件，但这些元件不应受这些术语限制。这些术语用于将一个元件与其它元件相区分。例如，在不脱离本发明公开的教导的情况下，下面讨论的第一元件可被称为第二元件。类似地，第二元。

14、件也可被称为第一元件。0017图1A和图1B是示出根据本发明公开的实施方式的半导体存储器装置的结构的示意性截面图。0018参照图1A和图1B，根据本发明公开的实施方式的半导体存储器装置可包括栅极层叠物GST、穿透栅极层叠物GST的沟道结构19以及在沟道结构19和栅极层叠物GST之间的存储器层13。半导体存储器装置的单元串CS可沿着沟道结构19限定。半导体存储器装置还可包括掺杂半导体层20。掺杂半导体层20可形成在栅极层叠物CST、沟道结构19和存储器层13的相应顶部上方。掺杂半导体层20可覆盖栅极层叠物CST、沟道结构19和存储器层13的相应顶部。0019栅极层叠物GST可包括交替地层叠的导电。

15、层11A、11B和11C和绝缘层12。导电层11A、11B和11C可包括第一导电层11A、第二导电层11B和第三导电层11C。第一导电层11A和第三导电层11C可以是选择线。第一导电层11A可以是源极选择线SSL，第三导电层11C可以是漏极选择线DSL。第二导电层11B可设置在第一导电层11A和第三导电层11C之间，并且可以是字线WL。绝缘层12可被配置为将层叠的导电层11A、11B和11C彼此绝缘，并且可包括诸如氧化物或氮化物的绝缘材料。0020包括在栅极层叠物GST中的第一导电层11A、第二导电层11B和第三导电层11C的数量可被调节为各种值。第一导电层11A的数量和第三导电层11C的数量。

16、可彼此相等或不同。在示例中，第一导电层11A的数量可大于第三导电层11C的数量。0021沟道结构19可沿着栅极层叠物GST的层叠方向穿透栅极层叠物GST。沟道结构19可说明书2/8 页5CN 117135930 A5包括由存储器层13包围的沟道层14以及形成沟道结构19的中央区域的屏障层16、芯绝缘层17和覆盖图案18。沟道结构19还可包括设置在沟道层14和屏障层16之间的衬层15。衬层15可被配置为将沟道层14和屏障层16彼此绝缘，并且可包括诸如氧化物或氮化物的绝缘材料。0022单元串CS可包括通过与单元串CS对应的沟道层14彼此串联连接的至少一个源极选择晶体管、存储器单元和至少一个漏极选择。

17、晶体管。选择晶体管可设置在沟道层14与第一导电层11A和第三导电层11C彼此交叉的区域中。源极选择晶体管可设置在沟道层14和第一导电层11A彼此交叉的区域中。漏极选择晶体管可设置在沟道层14和第三导电层11C彼此交叉的区域中。存储器单元可设置在沟道层14和第二导电层11B彼此交叉的区域中。0023沟道层14可具有垂直结构。沟道层14可用作属于与沟道层14对应的单元串CS的选择晶体管和存储器单元的沟道区域。沟道层14可由硅(Si)、锗(Ge)或其组合形成。在实施方式中，沟道层14可包括未掺杂硅，并且可包括包含n型杂质和p型杂质中的至少一种的掺杂区域。可通过使用联接到存储器单元的字线WL与沟道层1。

18、4之间的电位差减小存储器单元的阈值电压来执行对存储器单元的擦除操作。可使用阱擦除方法或栅极感应漏极泄漏(GIDL)擦除方法来执行擦除操作。在实施方式中，可使用栅极感应漏极泄漏(GIDL)电流来执行GIDL擦除方法。可在源极选择晶体管或漏极选择晶体管中生成GIDL电流。可使用GIDL电流向沟道层14供应空穴，并且可使用沟道层14与字线WL之间的电位差将空穴注入到存储器单元的数据存储层13B中。0024沟道层14可包括第一区域14A、第二区域14B和第三区域14C。这里，第一区域14A可与掺杂半导体层20相邻。第三区域14C可与覆盖图案18相邻。第二区域14B可设置在第一区域14A和第三区域14C。

19、之间。第一区域至第三区域14A、14B和14C可彼此一体地联接。0025第三区域14C可对应于源极选择线SSL。换言之，第三区域14C可以是源极选择晶体管的沟道区域。第二区域14B可以是与字线WL对应的区域。换言之，第二区域14B可以是存储器单元的沟道区域。第一区域14A可以是与漏极选择线DSL对应的区域。换言之，第一区域14A可以是漏极选择晶体管的沟道区域。0026沟道结构19可联接到掺杂半导体层20。沟道层14可突出到掺杂半导体层20中。沟道层14可包括穿透栅极层叠物GST的第一部分P1以及从第一部分P1延伸以突出高于栅极层叠物GST的第二部分P2。沟道层14的第二部分P2可接触掺杂半导体。

20、层20。0027屏障层16可形成在衬层15上。屏障层16可具有单层结构或多层结构。屏障层16可包括具有比芯绝缘层17的膜质量更致密的膜质量的导电材料或绝缘材料。屏障层16的导电材料可包括金属氮化物、金属或其组合。在实施方式中，屏障层16的导电材料可包括氮化钛(TiN)、钨(W)或其组合。本发明公开不限于此。当杂质被注入到沟道层14的第二部分P2中时，屏障层16可阻挡杂质。屏障层16的绝缘材料可包括金属氧化物。在实施方式中，屏障层16的绝缘材料可由氧化钛(TiO2)、氧化钨(WO3)或其组合形成。0028当屏障层16由绝缘材料制成时，可省略衬层15。0029覆盖图案18可接触沟道层14。覆盖图案。

21、18可接触芯绝缘层17。覆盖图案18可由硅(Si)、锗(Ge)或其组合形成，其包括用于结的导电掺杂剂。在实施方式中，覆盖图案18可由n型掺杂硅形成。芯绝缘层17可设置在覆盖图案18和掺杂半导体层20之间。0030存储器层13可形成在沟道层14的侧壁上。存储器层13可包括依次层叠在沟道层14说明书3/8 页6CN 117135930 A6的侧壁上的隧道绝缘层13C、数据存储层13B和阻挡绝缘层13A。数据存储层13B可由能够利用福勒诺德汉姆(FowlerNordheim)隧穿存储改变的数据的材料层形成。为此，数据存储层13B可由各种材料形成，例如允许电荷捕获的氮化物层。本发明公开的实施方式不限于。

22、此，数据存储层13B可包括浮栅、电荷捕获材料、多晶硅、氮化物、可变电阻材料、相变材料、纳米点等。阻挡绝缘层13A可包括能够阻挡电荷的氧化物层。隧道绝缘层13C可由允许电荷隧穿的氧化硅层形成。0031衬层15和屏障层16可包围覆盖图案18和掺杂半导体层20之间的芯绝缘层17的侧壁。沟道层14可插置在存储器层13和衬层15之间，并且可延伸以包围覆盖图案18的侧壁。包括n型杂质和p型杂质中的至少一种的掺杂区域可形成在与覆盖图案18和掺杂半导体层20相邻的沟道层14的两端。0032参照图1A，沟道层14、衬层15和屏障层16可插置在掺杂半导体层20和芯绝缘层17之间。掺杂半导体层20和芯绝缘层17可通。

23、过沟道层14、衬层15和屏障层16彼此间隔开。0033参照图1B，沟道层14、衬层15和屏障层16可沿着芯绝缘层17的侧壁延伸。芯绝缘层17可具有接触掺杂半导体层20的第一表面。沟道层14、衬层15和屏障层16中的每一个可位于与芯绝缘层17的第一表面基本上相同的高度。0034图2A和图2B是示出根据本发明公开的实施方式的半导体存储器装置的结构的示意性截面图。0035参照图2A和图2B，根据本发明公开的实施方式的半导体存储器装置包括单元芯片C_CHIP和联接到单元芯片C_CHIP的外围电路芯片P_CHIP。单元芯片C_CHIP和外围电路芯片P_CHIP可彼此联接。单元芯片C_CHIP可设置在外围。

24、电路芯片P_CHIP上，或者另选地，外围电路芯片P_CHIP可设置在单元芯片C_CHIP上。0036单元芯片C_CHIP可包括掺杂半导体层100、栅极层叠物GST、互连结构131、132、133、141、142和143、第一联接结构150、与单元串CS对应的沟道结构19、存储器层13和第一层间绝缘层180。0037栅极层叠物GST可包括交替地层叠的导电层110和绝缘层120。0038掺杂半导体层100可设置在栅极层叠物GST上。0039沟道结构19和存储器层13可穿透栅极层叠物GST。栅极层叠物GST、掺杂半导体层100、沟道结构19和存储器层13可具有与上面参照图1A和图1B描述的实施方式相。

25、同的结构并且可由相同的材料层形成。在实施方式中，如图2A所示，各个存储器层13的隧道绝缘层13C、数据存储层13B和阻挡绝缘层13A以及各个沟道结构19的沟道层14、衬层15、屏障层16、芯绝缘层17和覆盖图案18可形成为具有与上面参照图1A描述的结构相同的结构。在实施方式中，如图2B所示，各个存储器层13的隧道绝缘层13C、数据存储层13B和阻挡绝缘层13A以及各个沟道结构19的沟道层14、衬层15、屏障层16、芯绝缘层17和覆盖图案18可形成为具有与上面参照图1B描述的结构相同的结构。0040参照图2A和图2B，互连结构131、132、133、141、142和143可包括接触插塞131、1。

26、32和133以及线141、142和143。互连结构131、132、133、141、142和143可形成在第一层间绝缘层180中。尽管在图2A和图2B中，第一层间绝缘层180被示出为一个层，但第一层间绝缘层180可包括层叠绝缘层。0041第一接触插塞131可联接到相应覆盖图案18。第一接触插塞131可将覆盖图案18电说明书4/8 页7CN 117135930 A7连接到与之对应的第一线141。第二接触插塞132可联接到第一线141，并且可将第一线141电连接到第二线142。第三接触插塞133可联接到第二线142，并且可将第二线142电连接到第三线143。第二线142可用作电连接到单元串CS的位线。

27、，并且掺杂半导体层100可用作电连接到单元串CS的源极层。0042第一联接结构150可被配置为将单元芯片C_CHIP电连接到外围电路芯片P_CHIP。第一联接结构150可包括接触插塞、线或其组合。第一联接结构150可电连接到第三线143。0043外围电路芯片P_CHIP可包括基板200、至少一个晶体管TR、互连结构231、232、233、234、241、242、243和244、第二联接结构250以及第二层间绝缘层280。0044晶体管TR可包括栅电极220和栅极绝缘层210。栅极绝缘层210可插置在基板200和栅电极220之间。晶体管TR还可包括基板200中的结。0045互连结构231、232。

28、、233、234、241、242、243和244可包括接触插塞231、232、233和234以及线241、242、243和244。互连结构231、232、233、234、241、242、243和244可形成在第二层间绝缘层280中。尽管在图2A和图2B中，第二层间绝缘层280被示出为一个层，但第二层间绝缘层280可包括层叠绝缘层。0046第四接触插塞231可联接到晶体管TR的栅电极220或结。第四线241可电连接到第四接触插塞231。第五接触插塞232可将第四线241电连接到第五线242。第六接触插塞233可将第五线242电连接到第六线243。第七接触插塞234可将第六线243电连接到第七线2。

29、44。0047第二联接结构250可被配置为将单元芯片C_CHIP电连接到外围电路芯片P_CHIP。第二联接结构250可包括接触插塞、线或其组合。第二联接结构250可电连接到第七线244。第二联接结构250可接触单元芯片C_CHIP的第一联接结构150。因此，单元芯片C_CHIP和外围电路芯片P_CHIP可通过第一联接结构150和第二联接结构250彼此电连接。例如，第一联接结构150和第二联接结构250可彼此联接，并且第一层间绝缘层180和第二层间绝缘层280可彼此联接，因此使得单元芯片C_CHIP能够连接到外围电路芯片P_CHIP。通过此工艺，栅极层叠物GST设置在基板200和掺杂半导体层10。

30、0之间。0048在单独地制造上述单元芯片C_CHIP和外围电路芯片P_CHIP之后，它们可通过联接工艺在结构上彼此联接。0049图3A至图3E是示出根据本发明公开的实施方式的半导体存储器装置的制造方法的示意性截面图。以下，将省略与以上描述相同的重复描述。0050参照图3A，可执行在基板50上彼此交替地层叠第一材料层51和第二材料层52的操作。第一材料层51和第二材料层52交替地层叠在基板50上的结构被定义为层叠体ST或简称为层叠物ST。0051基板50可由蚀刻速率不同于第一材料层51和第二材料层52的蚀刻速率的材料形成。例如，基板50可包括硅。0052第一材料层51和第二材料层52可由不同的材。

31、料制成。在实施方式中，如上面参照图1A描述的，第一材料层51可以是牺牲层，第二材料层52可以是绝缘层12。例如，各个第一材料层51可包括氮化硅，各个第二材料层52可包括氧化硅。在以下附图中，尽管示出第一材料层51由牺牲层形成并且第二材料层52由绝缘层形成的实施方式，但本发明公开不限于此。第一材料层51和第二材料层52的材料性质可不同地改变。0053接下来，可形成穿过层叠体ST的第一开口OP1。如图3A所示，第一开口OP1可暴露基说明书5/8 页8CN 117135930 A8板50并且穿过基板50的至少一部分。0054然后，可在第一开口OP1中形成存储器层53。存储器层53可包括阻挡绝缘层53。

32、A、数据存储层53B和隧道绝缘层53C中的至少一个。0055然后，可在第一开口OP1中形成沟道层54。当首先形成存储器层53时，沟道层54可形成在存储器层53中。在这种情况下，沟道层54的外表面可接触存储器层53。例如，沟道层54的外表面可接触隧道绝缘层53C的内表面。沟道层54可形成为使得第一开口OP1未被完全填充的厚度。0056参照图3B，可在图3A所示的第二开口OP2中形成衬层55。衬层55可包括诸如氧化物或氮化物的绝缘材料。0057参照图3C，可在衬层55中形成屏障层56。屏障层56可具有与参照图1A描述的屏障层16相同的结构并且可由相同的材料层形成。0058接下来，可在屏障层56中形。

33、成芯绝缘层57。芯绝缘层57可包括诸如氧化物或氮化物的绝缘材料。0059此后，可蚀刻芯绝缘层57、衬层55和屏障层56的相应部分，并且可在芯绝缘层57、屏障层56和衬层55上形成覆盖图案58。结果，覆盖图案58可接触沟道层54。包括沟道层54、衬层55、屏障层56、芯绝缘层57和覆盖图案58的结构可被定义为沟道结构59。0060参照图3D，可利用第三材料层51 替换第一材料层51。各个第三材料层51 可包括掺杂硅层、金属硅化物层和金属层中的至少一种。第二材料层52和第三材料层51 交替地层叠的结构可被定义为栅极层叠物GST。第三材料层51可具有与上面参照图1A和图1B描述的导电层11A、11B。

34、和11C相同的材料性质。0061当图3A所示的第一开口OP1穿过基板50的一部分时，沟道层54可包括穿透栅极层叠物GST的第一部分P1以及从第一部分P1延伸以突出高于栅极层叠物GST的第二部分P2。0062然后，形成上面参照图2A和图2B描述的互连结构131、132、133、141、142和143、第一层间绝缘层180和第一联接结构150，因此可提供初步单元芯片。可通过单独的工艺提供上面参照图2A和图2B描述的外围电路芯片P_CHIP。此后，上面参照图2A和图2B描述的初步单元芯片和外围电路芯片P_CHIP可彼此联接。0063接下来，可执行图3C所示的选择性地去除基板50的操作和选择性地去除存。

35、储器层53的一部分的操作。这样，沟道层54的第二部分P2可暴露。通过选择性地去除基板50和存储器层53，沟道层54的第二部分P2可保持突出高于对应第二材料层52的第一表面SU1。存储器层53可保持插置在栅极层叠物GST和沟道层54之间。0064此后，可通过将导电杂质61注入到沟道层54的第二部分P2中来在沟道层54的突出的第二部分P2中形成掺杂区域。根据本发明公开的实施方式，导电杂质61可被屏障层56阻挡。因此，即使在芯绝缘层57中形成空隙，本发明公开的实施方式也可改进导电杂质61通过空隙被注入到偏离目标的位置中的现象。0065在实施方式中，在图3C所示的基板50已被去除之后，但在存储器层53。

36、的一部分被去除之前，可执行注入导电杂质61的工艺。在这种情况下，在已执行注入导电杂质61的工艺之后，可通过去除存储器层53的部分来暴露沟道层54。0066参照图3E，可在对应的第二材料层52的第一表面SU1上形成掺杂半导体层70。掺杂半导体层70可包括n型杂质和p型杂质中的至少一种。在实施方式中，掺杂半导体层70可包说明书6/8 页9CN 117135930 A9括n型杂质。掺杂半导体层70可接触沟道层54的第二部分P2。0067图4A至图4E是示出根据本发明公开的实施方式的半导体存储器装置的制造方法的示意性截面图。0068参照图4A，如上面参照图3A描述的，该方法可包括通过在基板50上交替地。

37、层叠第一材料层51和第二材料层52来形成层叠体ST的操作、形成穿过层叠体ST的第一开口OP1的操作、在第一开口OP1中形成存储器层53的操作以及在存储器层53中形成沟道层54的操作。此后，可在沟道层54中形成第一芯绝缘层57。0069接下来，可执行蚀刻第一芯绝缘层57 的一部分的操作和在第一芯绝缘层57 上形成覆盖图案58的操作。0070参照图4B，如上面参照图3D描述的，可通过利用第三材料层51 替换图3A所示的第一材料层51来形成栅极层叠物GST。如上面参照图3D描述的，执行形成初步单元芯片的后续工艺，此后初步单元芯片可联接到上面参照图2A和图2B描述的外围电路芯片P_CHIP。接下来，可。

38、通过诸如化学机械抛光(CMP)的平坦化工艺去除图4A所示的基板50、存储器层53和沟道层54的相应部分，以使得第一芯绝缘层57 暴露。此后，可选择性地去除图4A所示的基板50的剩余区域。这样，存储器层53的一部分和沟道层54的第二部分P2可暴露。沟道层54的第二部分P2可保持突出高于对应的第二材料层52的第一表面SU1。此后，可去除图4A所示的第一芯绝缘层57，使得第二开口OP2形成在沟道层54的中央区域中。0071参照图4C，可在图4B所示的第二开口OP2中形成衬层55。衬层55可沿着沟道层54的内壁形成为中空型。此后，可形成屏障层56以覆盖栅极层叠物GST和沟道层54的第二部分P2。屏障层。

39、56可延伸到中空型的衬层55中。0072参照图4D，可去除屏障层56的一部分，使得栅极层叠物GST和存储器层53暴露。这里，覆盖图案58可暴露。屏障层56可保留以覆盖衬层55的内壁。此后，可在覆盖图案58上形成第二芯绝缘层57”。0073此后，可通过将导电杂质61注入到沟道层54的第二部分P2中来在沟道层54的突出的第二部分P2中形成掺杂区域。0074参照图4E，可形成接触沟道层54的掺杂半导体层70，如上面参照图3E描述的。0075图5是示出根据本发明公开的实施方式的存储器系统的配置的简化框图。0076参照图5，存储器系统1100包括存储器装置1120和存储控制器1110。0077存储器装置。

40、1120可以是由多个闪存芯片组成的多芯片封装。存储器装置1120可以是非易失性存储器。另外，存储器装置1120可具有上面参照图1A至图2B描述的结构，并且可基于上面参照图3A至图4E描述的制造方法来制造。在实施方式中，存储器装置1120可包括栅极层叠物和设置在栅极层叠物中的沟道结构，其中，沟道结构可包括：沟道层，其具有穿透栅极层叠物的第一部分以及从第一部分延伸以突出高于栅极层叠物的第二部分；芯绝缘层，其设置在沟道结构的中央区域中；以及屏障层，其设置在沟道层和芯绝缘层之间。由于存储器装置1120的结构和制造存储器装置1120的方法与上述那些相同，所以将省略其详细描述。0078存储控制器1110可。

41、控制存储器装置1120，并且可包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111可用作CPU 1112的工作存储器，CPU 1112可执行对存储控制器1110的数据交换的总体控制说明书7/8 页10CN 117135930 A10操作，并且可向主机接口1113提供联接到存储器系统1100的主机的数据交换协议。纠错块1114可检测从存储器装置1120读取的数据中所包括的错误，并且可纠正所检测到的错误。存储器接口1115可与存储器装置1120接口。存储控制器1110还可包括存储用于与主机接口的代码数据。

42、的只读存储器(ROM)等。0079上述存储器系统1100可以是存储卡或固态驱动器(SSD)，其中存储器装置1120和存储控制器1110彼此组合。例如，当存储器系统1100是SSD时，存储控制器1110可通过诸如通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCIE)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强小型磁盘接口(ESDI)和集成驱动电子设备(IDE)的各种接口协议之一与外部装置(例如，主机)通信。0080图6是示出根据本发明公开的实施方式的计算系统的配置的简化框图。0081参照图6，计算系统1200可包括电连接到系。

43、统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，其还可包括用于向计算系统1200供应操作电压的电池，并且还可包括应用芯片组、图像处理器、移动DRAM等。0082存储器系统1210可包括存储器装置1212和存储控制器1211。0083存储控制器1211可按照与上面参照图5描述的存储控制器1110相同的方式实现。0084本发明公开可提供一种具有改进的操作可靠性的半导体存储器装置。此外，本发明公开可提供一种半导体存储器装置，在制造该半导体存储器装置时，其制造工艺能够简化。0085相关申请的交。

44、叉引用0086本申请要求2022年5月26日提交于韩国知识产权局的韩国专利申请号1020220065014的优先权，其完整公开通过引用并入本文中。说明书8/8 页11CN 117135930 A11图1A说明书附图1/15 页12CN 117135930 A12图1B说明书附图2/15 页13CN 117135930 A13图2A说明书附图3/15 页14CN 117135930 A14图2B说明书附图4/15 页15CN 117135930 A15图3A说明书附图5/15 页16CN 117135930 A16图3B说明书附图6/15 页17CN 117135930 A17图3C说明书附图7/15 页18CN 117135930 A18图3D说明书附图8/15 页19CN 117135930 A19图3E说明书附图9/15 页20CN 117135930 A20图4A说明书附图10/15 页21CN 117135930 A21图4B说明书附图11/15 页22CN 117135930 A22图4C说明书附图12/15 页23CN 117135930 A23图4D说明书附图13/15 页24CN 117135930 A24图4E说明书附图14/15 页25CN 117135930 A25图5图6说明书附图15/15 页26CN 117135930 A26。